Я пытаюсь создать образ PYNQ для zedboard, следуя инструкциям по файлам pynq doc и github repo.Я...

У меня возникли проблемы с указателями, используемыми в качестве входных аргументов для функции...

Я написал несколько RTL vivado, а затем добавил некоторые атрибуты vhdl к портам сущности, чтобы...

Я написал код для моего интерфейса I2S. этот интерфейс имеет функцию PISO (параллельный вход и...

Я устанавливаю adv7513 на стартовый комплект altera GX. Данные, которые я прочитал из регистров...

У меня Lattice iCE40 HX8K FPGA в 256 BGA корпусах.Я хочу использовать один из доступных модулей PLL...

У меня есть эта функция "cost_compare", которую я хотел бы разгрузить на FPGA для некоторых...

Я пытаюсь ознакомиться с Cyclone V FPGA, у меня есть Cyclone V GT Dev Kit.Комплект разработчика...

У меня неизвестный xx для req [1: 0] сигнала в реализации NoC verilog-кода Пожалуйста, сообщите.

У меня есть несколько аппаратных IP-адресов, которые мне нужно синтезировать. И IP содержит...

Я генерирую импульс SENT в моем проекте.Для реализации протокола SENT клочки данных равны 6. Таким...

Я хочу использовать монитор HDMI с платой cyclone V GX, но я не получаю подтверждение от adv7513 на...

Я пытаюсь записать число с двойной подписью в память и прочитать то же самое, чтение излишне,...

Я пытаюсь запустить RedPitaya в режиме AMP. Я не нашел много информации о драйвере remoteproc и о...

Мы используем CycloneV в нашем проекте, FPGA будет записывать данные в DDR, используя шину AXI, и...

Я использую ядро ​​Microsemi CORDIC IP, и у меня возникают проблемы с его работой.Ядро установлено...

У меня есть базовый дизайн декодера Морзе, реализованный в VHDL.Он отлично работает на плате FPGA,...

Для своего хобби-проекта я пытаюсь создать квадрокоптер, который уравновешивается с MPU-6050

У меня есть VHDL конечный автомат.Я создал внутренний TYPE сродни TYPE t_SM_Main IS (s_Idle,...

Я читал несколько статей о том, что нелинейные функции состояния (например, экспоненты) являются...

Я довольно новичок в кодировании с vhdl, и я только что закончил делать простую игру, используя...

Я пытаюсь скомпилировать ядро ​​для эмуляции с aoc в Intel FPGA SDK, я установил все переменные...

Мой компонент читает из оперативной памяти, выполняет некоторые вычисления и записывает обратно в...

Код триггера JK: library ieee; use ieee.std_logic_1164.all; ENTITY JK IS PORT ( J,K,clk,rst,set :...

Я написал FSM на VHDL, и мне нужно, чтобы каждый процесс решал логические и арифметические...