Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом FPGA
0
голосов
1
ответ
Эффективно получить параметр из обобщенных VHDL
Persistence
/
01 мая 2020
vhdl
fpga
xilinx
vivado
ghdl
0
голосов
0
ответов
Как я могу подключить сигнал out y от mux4: 1 к входу mux4: 1 в приложении для автоматизации состояний в VHDL?
Alin
/
28 апреля 2020
vhdl
fpga
xilinx
vivado
0
голосов
0
ответов
Как инструментарий OpenVINO программирует ПЛИС?
user13406328
/
25 апреля 2020
нейронная-сеть
компьютер-видение
fpga
аппаратное-ускорение
intel-fpga
0
голосов
0
ответов
ПЛИС с жестким процессором и необходимыми инструментами
a_soy_milkshake
/
25 апреля 2020
fpga
xilinx
intel-fpga
zynq
0
голосов
1
ответ
Проблема в C# чтении четырех байтов беззнакового двоичного числа из последовательного порта
Eifel
/
23 апреля 2020
c#
последовательный-порт
vhdl
fpga
uart
0
голосов
2
ответов
Перечисление типов в VHDL
M.Mahdi Sayadi
/
22 апреля 2020
vhdl
fpga
перечисление
0
голосов
1
ответ
Как использовать два внешних сброса в FPGA: сброс системы и сброс MicroController (вывод GPIO)?
user1164199
/
21 апреля 2020
verilog
fpga
1
голос
2
ответов
Моделирование ModelSim работает, но FPGA не работает. Что мне не хватает?
Zacharie McCormick
/
19 апреля 2020
verilog
fpga
modelsim
кварт
intel-fpga
0
голосов
1
ответ
Отправка данных из FPGA в P C через Ethernet
pstrgr
/
18 апреля 2020
fpga
ethe-rnet
0
голосов
1
ответ
Существуют ли средства Vivado и Quartus, определяющие c, которые RTL может использовать для предварительной обработки?
Nolen White
/
15 апреля 2020
fpga
vivado
кварт
intel-fpga
0
голосов
1
ответ
Я не могу присвоить значение своему выводу в VHDL
jmorg85
/
13 апреля 2020
vhdl
fpga
xilinx
0
голосов
0
ответов
Реализация двух миганий после нажатия кнопки. Verilog HDL
Richard So
/
12 апреля 2020
verilog
пользовательский-ввод
fpga
лвп
мерцание
0
голосов
1
ответ
Как создать несколько общих структур FPGA в Кристен?
Nolen White
/
12 апреля 2020
verilog
fpga
0
голосов
0
ответов
Существует ли показатель c, который можно использовать для оценки использования вычислительных ресурсов в разных процессорных архитектурах (процессор против графического процессора или FPGA)?
loki1725
/
11 апреля 2020
архитектура
графический-процессор
процессор
fpga
метрики
0
голосов
0
ответов
VHDL Лучший способ генерировать PRN с переменной частотой?
XCanalda
/
08 апреля 2020
случайный
gps
vhdl
аппаратное-обеспечение
fpga
0
голосов
0
ответов
VHDL - получение неверных данных из массива записей
Petar Manov
/
08 апреля 2020
массивы
vhdl
запись
fpga
кварт
0
голосов
0
ответов
проблема с quartus modelsim (ошибка с симуляцией)
skyline
/
07 апреля 2020
vhdl
fpga
modelsim
кварт
1
голос
1
ответ
Требуется объяснение кода VHDL (std_logic_vector)
Amit
/
04 апреля 2020
vhdl
fpga
0
голосов
1
ответ
Вычислить время обработки Verilog с использованием моделирования и использования FPGA
Jay Desai
/
04 апреля 2020
verilog
fpga
xilinx
vivado
0
голосов
0
ответов
Как уменьшить потребление времени чтения / записи в реестре с помощью Microblaze?
Çağlayan DÖKME
/
02 апреля 2020
fpga
microblaze
0
голосов
1
ответ
Оператор Verilog If -Appears будет срабатывать перед условием
Joe Bingham
/
01 апреля 2020
verilog
fpga
ice40
0
голосов
1
ответ
Понимание примитива SB_IO в решетке ICE40
nalzok
/
31 марта 2020
verilog
fpga
решетки
yosys
ice40
0
голосов
1
ответ
P CIe Kerneldriver DMA пишет по неправильным адресам
Krustenkaese
/
30 марта 2020
linux--kernel
pci
fpga
0
голосов
0
ответов
НЕТ взаимодействия ЦП при инициировании операций DMA и RDMA
장하민
/
30 марта 2020
fpga
дма
pci-e
rdma
0
голосов
1
ответ
Предложения по оптимизации дизайна FPGA
Francis
/
28 марта 2020
matlab
fpga
xilinx
Страница:
« сюда
1
2
3
4
5
6
7
...
24
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...