Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом FPGA
0
голосов
1
ответ
BAD UDP LENGTH> IP LAYLTH LENGTH (WIRESHARK) - ПОЧЕМУ?
Goga Kakabadze
/
24 марта 2020
сети
udp
ip-wireshark
fpga
0
голосов
1
ответ
Verilog - «сроки»
Touger
/
24 марта 2020
синтаксис
verilog
fpga
vivado
1
голос
0
ответов
Использовать пример программы Intel University в Intel Quartus - проблема с пакетом поддержки Board?
jela
/
24 марта 2020
intel
fpga
кварт
п-ios
бсп
0
голосов
0
ответов
Как сделать пользовательскую инструкцию N IOS II, которая может получить доступ к SDRAM?
otah007
/
21 марта 2020
fpga
intel-fpga
п-ios
0
голосов
1
ответ
Счетчик вверх / вниз с кнопкой pu sh
Abraham Martinez
/
19 марта 2020
fpga
секундомер
0
голосов
1
ответ
Цветной дисплей с градиентом в Nexus 3 Spartan 6 FPGA - VHDL
Raji
/
16 марта 2020
vhdl
градиент
fpga
дисплей
vga
0
голосов
2
ответов
Что такое компиляция в Verilog?
shkim
/
16 марта 2020
verilog
fpga
0
голосов
0
ответов
Как отправить файл .txt с HPS на FPGA в DE1-SoC
johnny2231
/
11 марта 2020
fpga
intel-fpga
0
голосов
2
ответов
Нет деления в алгоритме численного дифференцирования
user7216373
/
11 марта 2020
алгоритм
fpga
дифференциация
0
голосов
0
ответов
Synplify net сохранение
Ben Allen
/
10 марта 2020
fpga
vivado
synplify
0
голосов
1
ответ
Вивадо просто указывает, что есть исключение
laurent01
/
03 марта 2020
verilog
аппаратное-обеспечение
fpga
vivado
0
голосов
0
ответов
Реализация SDR на FPGA
Stormtiger
/
02 марта 2020
fpga
gnuradio
uhd
0
голосов
0
ответов
FPGA Мандельброт фрактальный генератор
misha
/
02 марта 2020
verilog
fpga
фракталы-мандельброта
0
голосов
1
ответ
используйте ft2232H на решетке machXO3 dev. доска
user169808
/
01 марта 2020
python
fpga
решетки
ftdi
0
голосов
1
ответ
Можно ли обучить YOLO - модель обнаружения объектов на ПЛИС?
K.vindi
/
01 марта 2020
глубокое-обучение
компьютерное-зрение
fpga
yolo
сппы
1
голос
1
ответ
Arachne-pnr внутренний контактный ключ clk
BHARAT R
/
29 февраля 2020
fpga
ice40
0
голосов
0
ответов
Запуск SDK Helloworld. c без кабеля UART
trenta coollime
/
29 февраля 2020
sdk
fpga
xilinx
1
голос
2
ответов
как сделать круговое смещение для массива через Verilog
user12980998
/
28 февраля 2020
массивы
память
verilog
fpga
время
3
голосов
3
ответов
Простая процедура VHDL testbench для отправки последовательных байтов?
comc cmoc
/
28 февраля 2020
vhdl
fpga
лвп
0
голосов
2
ответов
Как я могу добавить максимальное значение к своему двунаправленному 4-битному счетчику (l oop)?
EigenValue
/
28 февраля 2020
vhdl
fpga
электроника
кварт
vhd
1
голос
1
ответ
Несколько всегда блокировать, используя для цикла
felknight
/
26 февраля 2020
verilog
fpga
0
голосов
0
ответов
Может ли printf быть аппаратно ускорен?
quantum231
/
26 февраля 2020
fpga
оборудование
0
голосов
1
ответ
С чего начать с ТВМ-ВТА "Универсальный тензорный ускоритель"
Ahmed Saady
/
25 февраля 2020
fpga
твм
0
голосов
1
ответ
Я получаю следующую ошибку при компиляции в Quartus: Ошибка (10663):
Adam Griffin
/
24 февраля 2020
verilog
fpga
кварт
0
голосов
0
ответов
Компоненты VHDL работают отлично отдельно; возникают проблемы с их соединением в верхнем объекте
Kevin KZ
/
22 февраля 2020
vhdl
fpga
xilinx
Страница:
« сюда
1
2
3
4
5
6
7
8
...
24
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...