Вопросы с тегом Кварт - PullRequest

Вопросы с тегом Кварт

0 голосов
0 ответов

У меня есть схема стробирования тактовых импульсов, позволяющая установить несколько тактовых...

Vinzent Meier / 23 октября 2018
0 голосов
1 ответ

module muxx(M, X, Y, S, SW,LEDR,LEDG) ( input [17:0]X, input [17:0]Y, output [15:0]LEDR, output...

Ali Mahmmud / 16 октября 2018
0 голосов
1 ответ

Привет, у меня есть следующие строки кода внутри модуля testbench в файле SystemVerilog с...

EduardoG / 09 октября 2018
0 голосов
1 ответ

у нас, похоже, проблема со следующим кодом.Получаемая ошибка: Ошибка (10500): синтаксическая ошибка...

PabloRuz / 04 октября 2018
0 голосов
0 ответов

У меня уже есть скомпилированная сборка FPGA в моей рабочей области.Когда я открываю его в Quartus...

Gord Wait / 27 сентября 2018
0 голосов
1 ответ

Quartus возвращает эту ошибку: «и индексирование x возвращает совокупное значение».Код: module...

Санат Б / 24 сентября 2018
0 голосов
0 ответов

// это 4: 1 mux Library ieee; use ieee.std_logic_1164.all; ENTITY fourMux IS PORT(B : IN BIT_VECTOR...

Patrick Thu / 21 сентября 2018
0 голосов
1 ответ

Я начинаю получать эту ошибку после того, как я на самом деле делаю регистр статическим. Это хорошо...

axk / 18 сентября 2018
0 голосов
2 ответов

Попытка сделать это parameter integer PRECHARGE_CLOCKS = $ceil(PRECHARGE_NS / CLOCK_PERIOD_NS); И...

axk / 17 сентября 2018
0 голосов
1 ответ

Я делаю проект с использованием DE1-SoC (FPGA + ARM cortex A9). Вы можете увидеть часть дизайна...

ANMOSI / 13 сентября 2018
0 голосов
1 ответ

Я хочу построить Qt статически с MySQL, проблема в том, что он связывается с libmysql.lib (dymanic)...

Hunter91151 / 09 сентября 2018
0 голосов
1 ответ

Я разработал Кольцевой генератор для реализации на ПЛИС, используя Alter Quartus 2. Я хочу сказать...

Sagar V / 04 сентября 2018
0 голосов
1 ответ

Чтобы изучить VHDL, я реализую свой собственный CPU с VHDL. Я реализую IO с отображением в памяти,...

Venusaur / 01 сентября 2018
0 голосов
1 ответ

Чтобы изучить VHDL, я реализую свой собственный CPU с VHDL. Устали от написания битового набора...

Venusaur / 30 августа 2018
0 голосов
3 ответов

Предупреждение: это будет долго. Извините, если это слишком многословно. Я только начинаю изучать...

DiBosco / 04 июля 2018
0 голосов
0 ответов

Я перешел по ссылке ниже, но не могу исправить свои ошибки. Ошибка подключения к порту HDL Verilog...

Thaus / 02 июля 2018
0 голосов
1 ответ

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std

ali web / 29 июня 2018
0 голосов
1 ответ

Я хочу подробно разработать пару компонентов, использующих операторы создания, эти компоненты имеют...

M0ysez / 26 июня 2018
0 голосов
0 ответов

Я пытаюсь смоделировать проект VHDL, и modelsim выдает мне следующую ошибку: > Error:...

thg1 / 08 июня 2018
0 голосов
0 ответов

У меня есть два 115-битных неподписанных вектора.Я должен выполнить некоторые модовые расчеты, но...

pawel-witkowski / 01 июня 2018
0 голосов
1 ответ

Я пытался собрать и скомпилировать свой дизайн для контроллера i2c - hdmi, однако, когда я впервые...

Ross F / 21 мая 2018
0 голосов
1 ответ

Я довольно новичок в ModelSim и Quartus, и для университета мне нужно сделать контроллер HDMI через...

Ross F / 18 мая 2018
0 голосов
0 ответов

Этот простой тест приводит к ошибке при компиляции с modelsim, тогда как Quartus прекрасно подходит...

grorel / 17 мая 2018
0 голосов
1 ответ
0 голосов
0 ответов
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...