Я пытаюсь запустить симуляцию UVM, и я использую код C для прогнозирования выходных данных, но я...

Я пытаюсь проверить дизайн sMEM, используя утверждения в systemVerilog, однако у меня возникла...

Я пишу Testbench, используя Systemverilog, и я хочу иметь свободу выбора в каждом тесте либо...

Имея сложную иерархию модулей (многие из которых создаются при генерации), мне нужно получить...

Мне нужно использовать цикл создания цикла для репликации нескольких экземпляров модуля, в которых...

Я получаю сообщение об ошибке при разработке приведенного ниже кода sv. Может ли соединение...

Я пытаюсь отладить очень странное поведение в моем дизайне. Я отлаживаю следующий фрагмент кода...

Я пытаюсь сделать счетчик, который зависит от сигнала. Сигнал высокий для двух циклов и низкий для...

Я студент и изучаю программирование verilog.Для начала я попробовал написать простую программу.Цель...

Есть ли способ получить размер поля в структуре?Например, $ bits не работает.любой другой подход?...

В SystemVerilog LRM есть несколько примеров, показывающих, как передавать структуры в SystemVerilog...

Я пытался написать утверждение: Как только A подтвержден, A остается ВЫСОКИМ, пока B не будет...

Я не могу понять значение этого кода.Я знаю VHDL и мне нужен системный verilog.Я не знаю значения...

Я использую SystemVerilog.Мой код: function write_pixel_data(datastr ds); /* some stuff here... but...

Добрый день, и спасибо за просмотр этого вопроса Я использую VCSMX (версия от июня 2011 г.) для...

Я хочу протестировать все возможные комбинации входов в модуль Verilog.Я был в состоянии...

Функции C rand() и srand() очень полезны, когда вы делаете что-то подобное: srand(SEED); for() {...

Я использую System Verilog внутри симулятора ASIC. SV имеет механизм импорта / экспорта для вызова...