Мне нужно создать синусоидальную волну с помощью Verilog, и в Google я нашел кое-что связанное с...

Я запускаю тест (UVM) с большим количеством компонентов. Это тест верхнего уровня, однако я...

ModelSim Руководство пользователя (v10.1c), на странице 660, рассказывает о потоке автокомпиляции...

Я могу построить код в modelsim, но при симуляции получаю ошибку ниже: addr_x, driven via port...

У меня проблемы с доступом к пакету и макросу из другой библиотеки в systenverilog. Я не понимаю,...

У меня есть счетчик (cnt_a) с начальным значением 125000 (т.е. 17'h 1_E848). который указывает...

Я пытаюсь написать функциональное покрытие для моего дизайна. Я написал необходимые группы покрытия...

Я пытаюсь реализовать дисперсию в vivado 2017.4 с использованием арифметики с фиксированной точкой....

Рассмотрим приведенный ниже пример: module test; reg a; initial begin a = 1'b1; end initial...

Я новичок в EDA, и у меня есть следующий код verilog, и мне нужно четко определить синхронный сброс

Я изо всех сил пытаюсь найти способ применить побитовый оператор между скаляром и вектором,...

У меня есть следующий код: module cla_rnm_controller ( ANAVP, VS, VP ); input real VS; input real...

Как вы можете управлять внутренними сигналами verilog-кода DUT из testbench? Рассмотрите следующий...

Verilog-XL имеет системную задачу $ settrace, которую можно использовать для отслеживания симуляции

Я пытаюсь понять, как работает алгоритм планирования Verilog. В приведенном ниже примере выводится...

Я пишу средство проверки DPI (файл .cpp). В этом случае Checker считывает 128-битное значение в...

У меня есть многомерный массив logic [7:0] memory[1:0][1:0]; файл с разделением запятыми file.txt 1...

Рассмотрим следующий пример verilog, разрешено ли это и можно ли его синтезировать? function [7:0]...

Я использую экземпляр процессора MIPS с одним циклом. я хочу реализовать хранение половинного слова...

Я хочу пройти логический вектор из 32 битов и найти индексы, которые имеют значения 1 и 0, и...

Я пытаюсь понять синтаксис System Verilog. Я изо всех сил пытался закончить назначение, и я...

Как определить точность шкалы времени, использованную в симуляции, из исходного кода? Предположим,...

Рассмотрим следующий пример: parameter BITWIDTH = 16; Это работает: logic [1:0][BITWIDTH-1:0] var =...

У меня есть логика, объявленная как logic [N-1:1] Ca В этом случае N будет равно 4. Я знаю, что...

В моем файле ckt.sv есть мой модуль ckt (который я должен синтезировать) и мой модуль testbench...