Я новичок в Verilog. Я написал код для преобразования значения провода в целое число: wire [31:0]...

Я написал то, что я мысль будет рабочим MUX, но мой выход упорно оставаясь на высоком импедансе

Это вопрос, выпущенный Verilog.Я работаю с XILINX ISE в качестве среды разработки. Я пытаюсь...

У меня есть несколько вопросов относительно проверки IP. Предположим, если конкретный дизайн /...

В чем разница между этими двумя фрагментами кода? always @(posedge clk) begin r3 <= @(posedge...

Я добавил некоторые функции в код FPGA (Verilog) в USRP2.Я хотел бы отладить код.Подскажите,...

Память всегда 1D, поэтому 2D или 3D массив, который отлично работает в симуляции, синтезируется в...

Я написал код verilog для 256-точечного БПФ (radix22 sdf) и testbench (который имеет случайные...

Мне нужно создать экземпляры некоторых модулей, требования которых появляются во время процедурного...

Я пытался найти абсолютное значение целого числа, которое назначено ядру Verilog с помощью Xilinx...

Я пытаюсь реализовать алгоритм FatICA в Verilog.Я написал весь код, и до моделирования он не...

Я буду на последнем курсе (электротехника и вычислительная техника) в следующем семестре, и я ищу...

Я пытаюсь написать этот код: for (i = 0; i <= CONST - 1'b1; i = i + 1'b1) begin :...

Когда я создаю экземпляр модуля и забочусь только о некоторых битах в выводе, существует ли краткий...

У меня есть 2D-массив для передачи в модуль. Я сплющил его в 1D-массив и хочу отправить его в...

Я только что создал собственный IP-адрес в Xilinx, он сгенерировал файл user_logic, который мне...

Я подошел к некоторой разумной стадии с моим первым проектом VPI, который предназначен чтобы помочь...

Можно ли параметризовать битовое поле в verilog?По сути, я хочу использовать параметр или...

Я хотел бы написать интерфейс VPI / PLI, который будет открывать аудиофайлы (например, wav, aiff и...

Я никогда не инициализировал сигналы.Таким образом, любой сигнал, пропускающий сброс или назначение...

Мне нужна функция вправо-влево в Verilog для 32-битных входов, поскольку она не определена как...

у меня есть следующий код module ALUControl(ALUOp, FuncCode, ALUCtl); input [1:0] ALUOp; input...

я не могу понять две строки в конце этого кода input [15:0] offset ; output [31:0] pc; output...

У меня есть мини-проект, в этом проекте мне нужно реализовать процессор MIPS с одним циклом от...

Я использую Emacs для изменения кода, который чередует Perl и Verilog. Я использую two-mode-mode...