Я занимаюсь разработкой SystemVerilog монитора, который расширяет ovm_monitor , и я хотел бы знать,...

Я читаю и пытаюсь понять какой-то verilog, и выскочила директива компилятора: // synopsys template...

Я недавно начал использовать обильные ctags и emacs для кодирования verilog & system verilog и...

Как напечатать целочисленное значение со знаком, хранящееся в 8-битном регистре, объявленном как...

Я пишу код Бута для умножения массива.Это один из модулей: module add_input (M,pos,neg,C);...

Я прочитал хороший учебник и у меня есть быстрый вопрос по поводу чего-то на страницах 55-56.Я...

Ниже приведен код: always @ (C[n-1]) begin C[2*n-1:n]=C[n-1]; end Возможно ли это?Если нет, как я...

Я пытаюсь создать простой 8-битный комплемент 2.Вот мой код: twos_complement_of_8bits.v //`include...

Это моя синтезируемая модель памяти в Verilog. module memory( output reg [31:0] data_out, input...

Я работаю над проектом по упрощению программирования verilog с использованием языка сценариев Perl....

Я понимаю, что вы можете объявить строку в тестовом стенде Verilog следующим образом: reg [8*14:1]...

Простите новичка, я даже не знаю, как правильно задать этот вопрос: У меня есть файл, который в...

Я запустил этот код для проверки lint (spyglass): 1 module test( 2 output [7:0] O_O, 3 input [7:0]...

Как мне написать эквивалентный код verilog для приведенного ниже кода VHDL?Я показываю свой код...

Я хотел бы преобразовать следующий код VHDL в Verilog.Но я столкнулся с некоторыми проблемами, как...

Я хочу разработать простой множитель с генерацией конструкции и двумерной памятью.Но я не могу...

В рамках более крупной программы я хотел бы активировать зеленые светодиоды по одному на моей плате...

Есть ли разница между @(posedge Clk); a<= 1'b1; и @(posedge Clk) a<= 1'b1; Обратите...

Я хочу, чтобы в моем цикле for был 2-секундный счетчик, чтобы между каждой итерацией был промежуток...

Я новичок в FPGA и HDL, но я пытаюсь узнать и не могу понять это.Как я могу рассчитать или оценить...

Я пытаюсь выучить Верилог, используя книгу Понга П. Чу. У меня есть вопрос о том, как всегда...

Моя работа включает просмотр длинных кодов verilog, который включает блоки ifdef. Мой основной...

Я хочу определить модуль add, у которого есть параметр, но мое объявление нового экземпляра идет не...

Я новичок в ПЛИС, и мне было интересно, есть ли какой-нибудь источник доступных проектов для...

Мой код: generate if(some_condition) begin assign A=~AB; end else begin assign A=AB; end...