Я понимаю работу FIFO, но мне кажется, что я что-то упускаю из-за его полезности. При реализации...

После удаления сброса из чипа Rocket я бы ожидал, что он начнет читать инструкции из памяти, но это...

Возможно ли создать условное оборудование в Verilog в зависимости от значения параметра? Как то так...

Я пытаюсь смоделировать синтезированный (в D-триггер) файл физического регистра (PRF). Тестовый...

Я пытаюсь определить некоторую часть массива памяти в Verilog, такую ​​как эта module test ( input...

До сих пор я изучал verilog HDL reg [7: 0] a [0: 3] означает массив из 4 a's , и каждый a имеет 8...

Я новичок в Verilog (и, в меньшей степени, в программировании) и пытаюсь создать программу, которая...

Я написал тестовый стенд для моего параметризованного проекта, в котором мне нужно рандомизировать...

В следующем коде Verilog testbench я получаю вывод на монитор от времени = 0 до времени = 30, но...

Я хочу разработать модуль, который сдвигает 16-битный регистр n раз, где n динамически меняется...

Я перешел по ссылке ниже, но не могу исправить свои ошибки. Ошибка подключения к порту HDL Verilog...

Будут ли сигналы RHS в назначении внутри блока всегда добавляться в список чувствительности? если...

У меня есть следующий фрагмент кода, где временная переменная используется для подсчета числа 1 с в...

Я пытаюсь реализовать простой FSM JK триггер в Verilog. Однако я вижу, что выходные данные 'q' и...

Есть ли функция для генерации случайных действительных чисел в диапазоне [0,1] с равномерным...

После объявления следующего: reg [15:0] a [3:0][2:0] Я бы хотел получить значение по индексу [12] a...

Я использую приемник для АЦП в Verilog.Одна выборка получается после каждого 21-го тактового цикла....

Мне нужно создать блок мультиплексора, который работает с входными выводами.Мой модуль имеет n...

Я прошёл какой-нибудь код процессора zet . Тем не менее, я застрял здесь; Я не могу понять какой-то...

Есть ли способ индексировать многобитный регистр с таким же смещением, но переменной шириной?Я хочу...

Я пытаюсь смоделировать следующий код для асинхронного оперативной памяти в Verilog.Но dout...

Код синтезирован правильно, но когда я пытаюсь смоделировать его, только lda изменяется с 0 на 1....

Я новичок в VHDL, поэтому я работаю с существующим кодом.В коде верхнего уровня порты назначаются...

Я использовал inout с c, но для c, чтобы быть в LHS процедурного присвоения, это должна быть...

Я использую WordPress для написания своих блогов.Я хочу добавить фрагмент кода verilog.как добавить...