Я недавно сталкивался с этим ответом на stackoverflow. С Verilog, как только вы сделаете выбор...

У меня есть такой код: genvar i; generate for (i=0; i<3; i=i+1) begin : label dut dut_inst ( .A...

Этот код не компилируется и выдает ошибку, как в заголовке в строке "if (overflow)". always...

Следующий код должен проверить наличие значения 'e', ​​чтобы gcd (h, e) = 1. Где 1 module great(p,q...

Это тестовый стенд, который выдает ошибку в строке 12, и я понятия не имею, почему. Я использовал...

Если на входе нет сброса, как установить начальное состояние в state_0? reg[2:0] state; localparam...

Я пытаюсь отладить очень странное поведение в моем дизайне. Я отлаживаю следующий фрагмент кода...

Я конвертирую свой дизайн из Verilog в SystemVerilog, и по умолчанию у меня есть директива...

Я разработал Кольцевой генератор для реализации на ПЛИС, используя Alter Quartus 2. Я хочу сказать...

Я пытаюсь выполнить упражнение в книге Санира Паниккара «Verilog HDL»: спроектировать синхронный...

Я пишу код verilog для 4-битной S R защелки. Я считал защелку асинхронной. Поэтому я не включил...

Я пытаюсь кодировать для последовательной связи, где у меня есть часы, линия синхронизации WS и...

Я видел много примеров оперативной памяти и дизайна FIFO, глубина памяти всегда в 2 раза больше...

module testy #( parameter W = 10, parameter C = 2 ) ( aa ); generate if (W == 8) begin:W8 if(C == 1)...

У меня есть входное слово, которое имеет 4 бита и определяется как: вход [3: 0] в; и другой вход,...

Я пытаюсь сделать счетчик, который зависит от сигнала. Сигнал высокий для двух циклов и низкий для...

Я пишу код verilog для 4-битного вычитателя сумматора. Я использую структурный дизайн. Сначала я...

Я кодировал что-то вроде следующего: always @(state or i1 or i2 or i3 or i4) begin next =...

Я читал книгу "Verilog Hdl" Самира Пальниткара. В конце главы 6 приведено следующее упражнение:...

Я хотел бы сгенерировать некоторую комбинаторную логику, и я хотел бы использовать для этого...

Как я могу прочитать этот файл verilog в инструменте ABC? Когда я делаю read_verilog c17.v, он...

Я пытаюсь изменить список цепей verilog, который выглядит следующим образом: module la_bla ( a b c...

Не знаю, соответствует ли он стандарту Verilog-2005, но мне удалось скомпилировать следующий код с...

В настоящее время я работаю над проектом с использованием маломощной FPGA Ice40 от Lattice...

Я всегда думал, что с неблокирующими операторами все они происходят параллельно в конце блока...