Я выполняю задание, в котором мне приходится кодировать части одноциклового процессора ARM, такие...

Я пытаюсь сделать петлю из fifo и mux.FIFO подключен ко входу 2 мультиплексора, в то время как...

Я пытаюсь выучить MyHDL, и для этого я пытался создать очень простой искусственный нейрон, который...

Я работаю над школьным проектом для двухступенчатого конвейерного процессора в Verilog HDL и...

module top; m m1(); m m2(); endmodule module m; myudp u1(); endmodule Я хочу дать delay=5 top.m1.u1....

module top; m m1(); m m2(); endmodule module m; reg r; initial begin $display("%b", r);...

Я пытался найти способ заставить мой Emacs функционировать аналогично notepad ++ при использовании...

Я создаю игру sudoku в verilog (2001), чтобы в конечном итоге поместить ее на FPGA, я нашел код для...

У меня есть вопрос.мой код module pulsing(OUT, an1, an2, or1); input wire an1, an2, or1; output...

У меня есть код verilog, который я компилирую, используя verilator.Кроме того, я написал тестовый...

Я пытаюсь написать базовую схему в Verilog, используя Quartus Prime в качестве побочного проекта...

Я пытался сделать простого Мастера в Верилоге.На данный момент он должен просто отправить адрес...

Я пытаюсь написать секундомер в verilog на плате Basys3.У меня очень мало опыта в написании verilog

Я пытаюсь сгенерировать скрипт на python, который должен построчно читать код verilog и когда он...

В следующем модуле Verilog я хотел бы понять, почему назначение блокировки с использованием...

Я хочу сделать параметризованный FIR-фильтр в verilog на xilinix.Это мой код: module...

Я пытаюсь записать n блок Always_ff для счетчика, который я могу использовать в операторе case,...

Мне нужно сделать n-битный сумматор в verilog с помощью 4-битного carry_lookahead модуля (n,...

Я написал этот подчиненный модуль I2C в Verilog: module I2CSlave( input iSCL, input iI2C_CLK, inout...

parameter N = 4, FOO = { N { 4'd1 } }; //And then in the generate loop genvar i; for( i = 0; i...

Я получаю эту ошибку от Quartus при попытке компиляции: Ошибка (10200): ошибка условного оператора...

Я пытаюсь понять этот код и не могу обернуться вокруг него // upper bits are always zero assign...

Я использую verilator для раскрашивания моего дизайна с помощью следующих команд: verilator...

Я попытался создать экземпляр этого модуля, он выдал мне следующую ошибку (неожиданное '#',...

Я пытаюсь реализовать файл регистра в процессоре ARM в Verilog.Я очень новичок в verilog, поэтому у...