Я пытаюсь реализовать алгоритм на оборудовании (ZedBoard), который имеет несколько модулей....

При поиске способа настройки Verilog для Затмение . Единственное, что я обнаружил, это плагин для...

Я создал файл Verilog для АЛУ, в котором выполняются следующие операции: сложение, вычитание, И и...

Я использую режим Verilog из emacs. Мой вопрос: Что такое полный синтаксис команды, которая...

assign F=((A&B)(~|)(C|D))^((C|D)(~&)((~)A(~|)C)); Понятия не имею, почему я получаю эту...

При объявлении модуля в Verilog (2001?) Можно ли сказать, что некоторые порты являются векторами...

Я пытаюсь сделать вывод VGA, используя verilog, но я не могу понять, почему r_hcount остается X....

Это circuit -> http://prntscr.com/lceyql, который я хочу реализовать (structural), и у меня...

Предположим, у меня есть логика ввода, такая как: x = 0, y= 1,z = 0,k = 1; У меня есть вывод:...

Учтите, что у меня есть общий модуль verilog, который я хочу экспортировать в 2 разных типа...

Я пытаюсь передать только частичные массивы из одного модуля verilog в другой и каждый раз, когда я...

Я новичок в Verilog. Мне нужно обмениваться данными между модулями (экземпляры одного и того же...

Я пытаюсь написать код для формата деления с плавающей запятой IEEE 754 с одинарной точностью в...

Я объявил следующий модуль systemverilog: module module_top ( input logic clk, input logic rst,...

Я написал приведенный ниже код для простого умножения 2 n-битных чисел (здесь n = 16).Он...

Я хочу проверить, является ли сигнал «a» высоким до тех пор, пока не будет подтвержден сигнал «b»....

В Verilog, каков рекомендуемый способ сравнения одного значения с половиной другого?IE один из них...

Я хотел бы знать, могу ли я поместить приведенный ниже код в цикл for, чтобы я мог...

Я пытаюсь разработать сценарий, который принимает входной список verilog netlist и создает для...

Организация и дизайн компьютеров (5-е издание) от Hennessy и Patterson включает этот код Verilog на...

В этом обсуждении реляционных операторов Verilog в ASIC World явно есть по крайней мере одна...

Можно ли отрываться от всегда блока в Verilog?У меня большой блок, и он будет более читабельным с...

У меня есть блок с моделью Verilog AMS.Модель Verilog AMS вызывает другой файл, скажем, A в другой...

Я новичок в verilog, и я читал несколько кодов онлайн.Я наткнулся на следующую строку кода и не...

Допустим, у меня есть некоторая логика, зависящая от трех сигналов a, b и c для назначения...