module muxx(M, X, Y, S, SW,LEDR,LEDG) ( input [17:0]X, input [17:0]Y, output [15:0]LEDR, output...

Я новичок в Verilog, также в FPGA, и в настоящее время я работаю над проектом.Я выполняю блоки...

Что говорит этот код?Как мне интерпретировать его схему? module add(input logic clock, output...

Я новичок в Verilog. Мне нужно понять логику тестового примера, но я испытываю затруднения из-за...

У меня есть модуль, который мне нужно ОЧЕНЬ много копий, поэтому для упрощения кода я использую...

Я довольно новичок в разработке Verilog и FPGA.В настоящее время я работаю над проектом по...

У меня продолжает возникать эта проблема, когда я пытаюсь назначить выходные значения в всегда...

Я новичок в SVA.У меня есть вопрос о причастности SVA. 1: sequence s1; 2: start ##[1:$] !start; 3:...

Пожалуйста, исправьте ошибки, которые приводят к ошибке Я пытаюсь получить все комбинации...

Я сделал базовый пример на игровой площадке eda, который получил.Допустим, у меня есть два часа 1x...

Есть ли у них возможность доступа к узлу в коде с помощью макроса определения через строковые...

1) Когда будет выполнен этот процедурный блок? output a;reg a; always@(a) begin // Do something......

У меня ошибка при запуске реализации в vivado 2018.2 Это подробности ошибки Информация: [Место...

Мне нужно настроить некоторые выходы в VIO, используя Tcl.В Vivado я могу сделать это, просто введя...

Я синтезировал немного verilog, и это то, что я получаю.Где я могу получить больше информации о том...

Я написал модуль, используя цикл for: reg [3:0] i; always @ ( a or b ) begin for ( i = 4'h0; i...

Почему в большинстве кодов verilog он работает только на заданных часах? Если мы сможем заставить...

Я пытаюсь создать арифметическую логику в Verilog.Я довольно новичок в этом, так что прости меня,...

Я сделал модуль счетчика, и я не могу понять порядок выполнения начального блока для модуля...

Я понимаю разницу между структурным и поведенческим поведением.Мне просто интересно, если вы можете...

У меня есть часы 80 МГц, сгенерированные из часов Vivado PLL.Я пытаюсь сгенерировать часы с...

Я пытаюсь сгенерировать часы, которые (3/16) от системных часов.Итак, я решил сгенерировать 3x...

Я новичок в Verilog и использую Vivado, чтобы попытаться написать тестовую среду для некоторого...

Я новичок в программировании verilog и работаю над реализацией 8-битного компаратора без знака с...

У меня есть многомерный массив, как показано ниже. reg [3:0] varname [`KEY-1:0]; Я хочу проверить,...