Я получаю эту ошибку в своем коде, я думаю, что эта ошибка возникает, когда мы пытаемся присвоить...
Если мой тактовый сигнал переключается каждые 40 нс, но я хочу, чтобы он начинал переключаться...
Я написал аппаратный дизайн в Chisel3, а также написал тестовый стенд в Chisel3 для тестирования...
дизайн 8-разрядный сумматор-вычитатель с использованием Verilog. op = 0 -> A + B (добавить) op = 1...
Это мой полный код. ввод 'h' представляет собой 16 битов данных и знаковый бит. Некоторые...
У меня довольно большой блок if else. always @(posedge clk) begin r <= 3; if( cond1 ) a <= 1;...
Проблема: я синтезирую свой код, который читает 1200 16-битных двоичных векторов, анализирует их и...
Я хочу зажечь светодиоды соответственно в fpga (Nexys 2) с помощью Verilog, но я не синхронизировал...
В старой версии tetramax ATPG мы использовали: write_patterns pat.v -format VERILOG_Single_file...
У меня есть базовый бинарный математический вопрос. Например; reg [31:0] a = 32'hFFFF_FFFF;...
Я очень плохо знаком с verilog и не уверен, какие типы данных использовать. Я пытаюсь перебрать...
ПЗУ реализуется оператором case для хранения в нем фиксированных значений и чтения их в любое время
Если я уменьшу количество битов после арифметического сдвига вправо в verilog, получу ли я...
Это следующий оператор VHDL из Testbench; size_data <= to_unsigned(16,16); // data stream is 16...
Я работаю над своим проектом CNN в Verilog, но у меня есть некоторые проблемы с реализацией...
У меня есть 2 разные часы, один для чтения и один для записи. Я использую серый код для...
Можно ли сделать полностью скомпилированную и автономную версию модуля RTL, как снимок в терминах...
Я пытаюсь реализовать 32-разрядный разделитель в Verilog, и у меня возникают проблемы. А и В - это...
Я пытаюсь запустить модуль на верхнем уровне в Verilog (новичок).Вот код верхнего уровня: module...
Я попытался реализовать 10: 1024-битный декодер в verilog с соответствующим тестовым стендом,...
Я кодировал программу для Serial CRC, но я не уверен, является ли окончательный вывод (форма...
Мой тестовый стенд показан ниже, мне нужна следующая волновая функция: форма волны при 150 нс...
Справочное руководство Verilog Golden на стр. 12 предупреждает о несинтезируемых блоках always и...
В Verilog, кажется, есть целое семейство функций (?), Которые начинаются с $, например $display,...
Читая некоторый код Verilog, кажется, есть два способа определения аргументов в объявлении функции:...