module exmaple(input a, b, input in[2:0], output d, e, output out[5:0]) Я новичок в Verilog и...

Я хочу, чтобы это было так: generate for( i=0 ; i<16 ; i=i+1 ) begin: always @(posedge clk)...

Я новичок в Verilog, поэтому этот вопрос может быть довольно глупым. Что я пытаюсь: у меня есть...

Я пытаюсь загрузить значения из файла в двумерный массив следующим образом. reg [31:0] RAM[63:0];...

Я хочу обнаружить нарастающий фронт сигнала от триггера AA до BB +----+ A ----------------| |-----...

У меня проблемы с пониманием того, как я могу предотвратить создание защелок в проекте Verilog. Я...

Я довольно новичок в emacs (использую версию 23.3), и я хотел установить клавишу табуляции по...

Я пытаюсь применить огибающую затухания к синусоидальной форме волны, используя Verilog.Аппаратные...

Я не могу просмотреть memory с помощью gtkwave: module internal_memory( output [31:0] hrdata, input...

Сортировка пяти целых чисел с использованием побитовых операторов или операторов сравнения может...

Предположим, у меня есть такой код множителя, module multiply( output [63:0] result, input [31:0] a...

Я делаю подписанный компаратор в Verilog.Вот код: module signedComparator(a0, a1, a2, b0, b1, b2, G...

Я ни в коем случае не эксперт Verilog, и мне было интересно, знает ли кто-нибудь, какой из этих...

Я пытаюсь создать счетчик в verilog, который подсчитывает, сколько тактов было, и после десяти...

module router (clock, ValidPacket0, ValidPacket1, ValidPacket2, ValidPacket3, PacketIn0, PacketIn1,...

Что должен делать обратный вызов VPI cbValueChange и как он работает? Предположим, я хочу выполнить...

Есть ли способ сказать ISE, чтобы синтезировать мой код VHDL / Verilog в комбинационные схемы,...

Я работаю над проектом, который требует использования комбинационных реализаций алгоритмов...

В моей программе Bench у меня есть что-то вроде этого (упрощенно): // bench.sv program tb (input...

У меня есть фрагмент кода Verilog, над которым работает программист, который больше не работает в...

Допустим, у меня есть вектор value[6:0] и входной вектор input[3:0].Проблема в том, что я хочу...

Какой код лучше писать в ОЗУ? назначение data_out внутри always блока: module memory( output reg...

Мое понимание задач Verilog заключается в том, что они действуют как подпрограммы и могут принимать...

При проектировании схемы в verilog с использованием метода сверху вниз, я могу начать с поведения...

Я хочу создать 64-битный бочкообразный механизм в verilog (пока поверните вправо). Я хочу знать,...