Я постоянно забываю, и трудно найти ответ в учебнике или в Интернете.

Прежде всего, я хотел бы заявить, что это на практическом экзамене, который я сдаю.Я знаю ответы:...

Я только учусь VHDL, и я пытаюсь использовать 3-входной NAND Gate.У меня есть код: G => (A nand...

У меня есть следующий фрагмент кода в vhdl: signal s: signed(31 downto 0); s <=...

Я почти всегда сталкиваюсь с этой проблемой в VHDL, и это, вероятно, связано с моим мышлением;...

Код VHDL: next_x(7 downto 0) <= rec_data; Что делает эта строка?Что такое эквивалентное...

Я пытаюсь проанализировать свой код VHDL для некоторых дополнительных проверок. Я ищу регулярное...

Проблема кодирования VHDL :( Здравствуйте! Я уже некоторое время работаю над этой проблемой. У меня...

Я смоделировал 4-битный счетчик звонков, используя D Flip Flop. Триггер D находится в отдельном...

Я программирую набор команд 8051 в VHDL в Xilinx.После написания логики и генерации сводного отчета...

Я недавно начал использовать записи для своих определений портов, особенно если я хочу...

Как задержать сигнал на заданное количество циклов в VHDL?Количество циклов задается как общее....

Я пытаюсь смоделировать T-флип-флоп с использованием VHDL. library ieee; use ieee.std_logic_1164

Так что я, возможно, сделал что-то ОЧЕНЬ глупое Я согласился на проект, в котором Roomba...

Существует два популярных способа кодирования конечного автомата в VHDL: один процесс или два...

У меня есть двухмерный матричный тип в моем коде VHDL со всеми элементами, которые являются...

Существуют ли интересные проекты, написанные на VHDL (возможно, наряду с другими языками), которые...

Есть ли способ сказать ISE, чтобы синтезировать мой код VHDL / Verilog в комбинационные схемы,...

Я работаю над проектом, который требует использования комбинационных реализаций алгоритмов...

Я занимаюсь разработкой детектора клавиш переключения регистра. Я написал тестовый стенд.Тест...

Можно ли определить что-то вроде метода экземпляра в стиле ООП для записи в VHDL, которая будет...

Учитывая этот код: architecture synth of my_entity is signal a : std_logic; begin a <= c and d;...

Я реализовал 16-битный ALU и файл регистра в VHDL, используя Xilinx ISE.Меня спросили, сколько...

Data_Int<='0' & Data_Int(7 downto 1); --if shift then shift it right Как...

Мне нужно спроектировать банк из четырех 4-битных регистров, содержимое которых отображается на...