Я не уверен, что понимаю разницу между 'downto' и 'to' в vhdl. Я видел некоторые онлайн-объяснения,...
Какой самый простой или простой способ проверить, является ли целочисленный сигнал четным или...
Я использую плату Nexys2-1200 (со spartan3). Она поставляется с предварительно загруженной...
У меня есть двумерная матрица, где каждый элемент должен быть 64-битным std_logic_vector. Теперь я...
Я написал некоторый VHDL-код, который содержит реализацию наполовину сумматора.Это несколько строк...
Я использую VHDL на Xilinx ISE для генерации схемы логики переноса регистров в моем проекте. Я знаю...
Здравствуйте, я пытаюсь изучить VHDL в среде xilinx ISE, и я не могу заставить этот код работать, и...
Я хотел бы инициировать некоторые BRAM (я использую FPGA Xilinx и ISE) с данными из изображения.Это...
Я новичок в VHDL. Есть ли способ сократить следующий код с помощью циклов: v_hold :=...
Предположим, у вас есть цикл for i in 1 downto 0 loop for j in 1 downto 0 loop tS0 <= i; Но мне...
Я загружаю текстовые данные в тестовый стенд VHDL и хочу преобразовать входные строки в...
Мне нужно сделать парсер VHDL.Я решил использовать генератор синтаксического анализатора antlr и...
Я программирую приложение на VHDL для National Instruments CompactRio.Один из входных данных взят...
process is variable a_var, b_var : std_logic ? begin wait until ( rising_edge ( clk ) ); a_var := x...
У меня большой дизайн, который включает в себя тестовый стенд, некоторую тестовую схему и саму...
Мой первый вопрос: Интересно, как вы компилируете свой VHDL-файл в ghdl? В c / c ++ мы используем...
Это первый раз, когда я пытаюсь сгенерировать VCD, и у меня возникают некоторые проблемы. У меня...
В VHDL необходима ли инициализация при создании сигнала или вектора?Что произойдет, если забыть...
Я часто использовал приведенное ниже утверждение.Однако, мне интересно, if ( clock'event and...
У меня Xilinx ISE 13.1 установлен на ноутбуке ACER с Win7 (64 бит). После установки программного...
У меня возникли некоторые проблемы с некоторым VHDL-кодом, который я написал (см. Другой мой вопрос...
Вот моя дилемма: Я очень новичок в программировании на VHDL, и сейчас я работаю над независимым...
Предположим, у меня есть это простое ядро с обобщениями как genertest.vhd:...
По сути, мой вопрос таков: " Разве это не легче сделать? "; и что «это», следует ниже (код тоже): Я...
Я хотел бы ввести число в переменную типа STD_LOGIC_VECTOR, но у меня проблемы с компилятором....