Легко обновить комбинаторный процесс и забыть обновить список чувствительности. В Verilog @ (*) был...

Я изучаю VHDL и остановился.Я хотел бы создать простые ворота из меньших ворот (здесь ворота NAND)

Я хочу "создать" тип "my_type", который является std_logic_vector (...), как этот поддельный код C...

Мне интересно, возможно ли использовать переменную внутри оператора генерации . signal bitmap_nodes...

-----------begin part1.vhdl--------------------- library ieee; use ieee.std_logic_1164.all; entity...

Очень простая проблема с моим VHDL-кодом.Я определил следующий код: type irf_array is array(0 to 1)...

Этот вопрос задает общий вопрос.Я спрашиваю, в частности, о VHDL, так как инструменты, которые...

Скажите, что мне нужен сигнал для представления чисел от 0 до 5;очевидно, что для этого нужно...

Я создаю тестовую среду для комбинационной логики, где a, b, cin - входные данные для тестируемого...

Я создал тестовый стенд для проверки цепи переноса сумматора (хотя это не имеет значения, что...

У меня действительно странная проблема, и я не на 100%, почему компилятор жалуется.Код выглядит...

Я пытаюсь реализовать очень специфическое поведение LUT и срезов, написанных на VHDL для FPGA...

У меня очень простой модуль VHDL, состоящий из нескольких строк кода. Дело в том, что когда я...

Благодаря вашему вкладу я реализовал ваши предложения, однако проблема осталась прежней.Результат в...

Я пытаюсь использовать многомерный массив в VHDL, и у меня много проблем, чтобы заставить его...

Чтобы облегчить визуальное чтение волн моделирования, я хотел бы назначить некоторые сигналы для...

Я устанавливаю документацию о какой-то библиотеке, которая состоит из C / C ++-части и VHDL-части,...

Я пытаюсь реализовать однобитный счетчик, используя структурные VHDL и компоненты.Я получаю...

Я узнал, что сигнал изменяется не сразу при столкновении с выражением, а когда процесс...

У меня очень простая проблема, но я не понимаю, что происходит не так. По сути, все это прекрасно...

У меня есть этот кусок IP, который должен быть 32-битной адресуемой памятью. Но я не могу сделать...

Я не знаю, как правильно использовать ip core делителя из xilinx и что я делаю неправильно. Вот код...

Я хочу передать число из числа с плавающей запятой в целое число.В основном у меня есть число с...

VHDL и Verilog служат одной и той же цели, но большинство инженеров предпочитают один из обоих...

Я пытаюсь сделать ПЗУ на языке VHDL, я использую этот шаблон, который нашел на http://www.edaboard