Я должен написать серию тестовых наборов для простой модели процессора, написанной на VHDL.Что мне...
Существует ли реализация TAP (Test Anything Protocol) для VHDL? Было бы неплохо, потому что тогда я...
Я хочу установить тактовый сигнал 27 МГц в ModelSim .Я обычно устанавливаю часы, щелкая правой...
Как переменная отображается в средстве просмотра RTL в Quartus.Я открываю средство просмотра RTL, и...
Мне нужно спроектировать некоторые цифровые схемы, но это убивает меня, рисуя их вручную.Я искал...
Я пытаюсь повторно использовать списки соединений в других проектах, но безуспешно. У меня есть...
Я занимаюсь разработкой универсального арифметического оператора сдвига. Есть ли лучший способ...
Я пытаюсь добавить '1' к STD_LOGIC_VECTOR N-длины в VHDL Это первый раз, когда я использую VHDL,...
У меня есть FIFO, интерфейс которого выглядит примерно так: entity fifo is port ( CLK : IN...
Я хочу создать список всех сигнальных соединений между блоками VHDL высокого уровня в файле VHDL....
Я пытаюсь написать модуль VHDL, но у меня возникли некоторые проблемы с вводом, вот мой код:...
Я пытаюсь написать модуль VHDL, но у меня проблема с оператором if.Скорее всего, это глупая ошибка,...
У меня очень простая машина состояний, которая устанавливает некоторые управляющие сигналы для...
Мне нужен простой модуль, который добавляет два std_logic_vectors.Однако при использовании...
Я пытаюсь объединить несколько 1-битных ALU в 4-битный ALU.Я не понимаю, как на самом деле сделать...
У меня очень простая операторская проблема в VHDL. Я пытаюсь сравнить некоторые входные данные с...
Предположим, у меня есть следующее определение типа, которое опирается на константы для указания...
Добрый день, Я работаю над ПЛИС Stratix III, которая содержит блок памяти M9K, содержимое которого...
Я определил свое состояние следующим образом: type state_type is (s0, s1, s2, s3); signal state :...
У меня очень простой FSM, который должен управлять некоторыми выходными сигналами внешнего ОЗУ....
Я хочу описать сущность, которая может нормально функционировать или быть переведена в тестовый...
Внутри процесса у меня есть что-то вроде этого: CASE res IS WHEN "00" => Y <= A;...
LLVM очень модульный и позволяет довольно легко определять новые бэкэнды. Однако большая часть...
Я прохожу университетский курс по изучению цифрового дизайна с использованием VHDL, а на днях читал...
Я чесал голову с первого класса VHDL и решил опубликовать свой вопрос здесь. Учитывая, что у меня...