Я новичок в SystemVerilog и в проекте, над которым я работаю, я наткнулся на следующую декларацию...
Я столкнулся с ошибкой с моим VHDL-кодом.Я использую программное обеспечение ModelSim для него. Я...
Сигнал driver_a переназначается в блоке Always обратно на 0, но почему блок Always не активируется...
Я хочу вернуть все LCS, найденные в конце, в виде списка Я могу напечатать все возможные LCS public...
Я борюсь с ошибкой «Диапазон должен быть постоянным», когда я думаю, что это так! Операция, которую...
Среди нескольких решений dp для этого вопроса, более простое решение - обратить заданную строку и...
очень простой вопрос, но хочу знать для разбора: Являются ли эти две структуры одинаковыми в...
Я запустил две реализации в одном и том же синтезе, одна с Refine_Placement +...
Я написал алгоритм самой длинной общей подпоследовательности в функции PL / SQL. Мне нужна только...
У меня есть два идентичных (с помощью моделирования) процесса триггера в verilog. Первое - это...
Здесь здесь написано В AHDL операторы умножения выполняют операции умножения и деления...
Я делаю часы с переменной частотой на AHDL.Алгоритм таков: один счетчик (триггер) считает от 0 до x...
При импорте автономного проекта XPS в Synplify возникает следующая ошибка: @E: ERROR: Editing BMM...
Итак, проблема в двух словах: Мне нужно выполнить «Longest Common Subsequence» на трассировке...
Мой проект содержит MicroBlaze, несколько шин AXI4 Lite / Full на XPS в проекте ISE.В ISE...
Я хотел загрузить память из файла, используя функции, описанные в этой вики-странице долота .Но это...
localparam [32*3*60-1:0] param_t = { 32'h1,32'hFFFF_FFFF,32'b1, 32'h2...
У меня сильный опыт Verilog и цифрового дизайна.Сейчас я в состоянии быстро освоить VHDL,...
Я пытаюсь выучить правильное / готовое рукопожатие в verilog.В частности, мне интересно...
В настоящее время я работаю над дизайном процессора, в котором я хочу сравнить различные...
У меня есть следующий код на Java: public static int Secret(String a, String b, int x, int y){ if...
Я пытаюсь написать базовую схему в Verilog, используя Quartus Prime в качестве побочного проекта...
Я пытался сделать простого Мастера в Верилоге.На данный момент он должен просто отправить адрес...
parameter N = 4, FOO = { N { 4'd1 } }; //And then in the generate loop genvar i; for( i = 0; i...
... 'define ZERO_INIT2D(VECT,SD_WIDTH) for(integer i=0;i<(SD_WIDTH);i=i+1) (VECT)[i]=0; ...`...