будет ли блок always без списка чувствительности выводить комбинационную логику, точно так же, как...

Есть ли способ сделать взвешенную рандомизацию в System Verilog на основе данных времени выполнения

Мне нужно инициализировать массивы в сгенерированных экземплярах через блок генерации в Verilog.Я...

следующий код генерирует это сообщение об ошибке: "verilog always_comb накладывает ограничение на...

Эта функция должна инициализировать массивы C [m + 1] [n + 1] и B [m] [n] и заполнить первую строку...

Эта функция должна инициализировать массивы C [m + 1] [n + 1] и B [m] [n] и заполнить первый ряд и...

Эта функция инициализирует массивы C [m + 1] [n + 1] и B [m] [n] и заполняет первую строку и первый...

Цель состоит в том, чтобы убедиться, что введенный пользователем ввод для строки 1 и строки 2...

Я работал в течение последних нескольких дней в программе Longest Common Subsequence на C,...

Я слышал, что основное различие между защелками и триггерами заключается в том, что защелки...

Определяет ли стандарт языка VHDL поведение условий проверки в операторе if в следующей ситуации:...

Я написал приведенный ниже код для простого умножения 2 n-битных чисел (здесь n = 16).Он...

Я хочу проверить, является ли сигнал «a» высоким до тех пор, пока не будет подтвержден сигнал «b»....

Мне нужно настроить некоторые выходы в VIO, используя Tcl.В Vivado я могу сделать это, просто введя...

Кажется, что я могу использовать безразлично

Имея сложную иерархию модулей (многие из которых создаются при генерации), мне нужно получить...

Я пытаюсь создать самодельный пакет для проекта VHDL, используя Vivado, и у меня возникает ошибка,...

Какими должны быть индексные диапазоны параметра init в этом случае: parameter zero = 0; parameter...

1-1 В чем разница во времени задержки основных логических элементов? Я обнаружил, что вентили NAND...

Я изо всех сил пытаюсь понять, как протокол FIX может быть записан и выполнен из FPGA, который...

reg [7:0] num [0:15]={8'd64,8'd121,8'd36,8'd48,8'd25,8'd18,8'd2...

Я пишу код verilog для 4-битной S R защелки. Я считал защелку асинхронной. Поэтому я не включил...

Я пишу код verilog для 4-битного вычитателя сумматора. Я использую структурный дизайн. Сначала я...

Я понимаю работу FIFO, но мне кажется, что я что-то упускаю из-за его полезности. При реализации...

В следующем коде Verilog testbench я получаю вывод на монитор от времени = 0 до времени = 30, но...