Я изучал это, но поиск, кажется, ни к чему не приводит. Это может быть слишком просто, чтобы быть...

ModelSim Руководство пользователя (v10.1c), на странице 660, рассказывает о потоке автокомпиляции...

Я пытаюсь упаковать простой код в функцию. Вот код VHDL: process(CLK, RST) variable newdata :...

Мой VHDL-код - постоянно получаю сообщение об ошибке (Формальный порт 'clk, reset, en, op_a' ОТКРЫТ...

Мне было интересно, можно ли прочитать параметры модуля значений в Questasim. Предположим, у вас...

Итак, я только начал изучать Verilog, используя Quartus II, и я создавал простые коды для запуска...

У меня совершенно непонятная ошибка. После того, как я скомпилировал свой код в Quartus II 10.1 и...

У меня есть простой VHDL-код с оператором «GENERATE», но когда я выполняю симуляцию, что-то не...

В настоящее время я строю n-битный вычитатель, и он, кажется, работает нормально, но моя форма...

Я написал простой процесс VHDL с синхронизацией по времени, содержащий две переменные: целое число,...