Verilog позволяет определять ветви оператора case как константу в другом файле.Пример: `define...
У меня есть код верхнего уровня, который генерирует значения для сигнала с именем cntr. Я пытаюсь...
Я написал некоторый код для 8-битного сумматора, используя полные сумматоры в качестве компонентов....
Я пытаюсь сместить бит std_logic_vector, но независимо от того, что я пытаюсь, я всегда получаю...
Я новичок в VHDL.Я написал код о 8-битном сумматоре.Когда я начинаю компиляцию, в ней есть одна...
Я пытаюсь смоделировать свой код VHDL с помощью симулятора GHDL, и симулятор выдает много...
использование GHDL для компиляции некоторых VHDL, получающих странную ошибку. Компилятор...
почему следующий код генерирует сообщение об ошибке «vhdl: предупреждение: универсальная...
Сначала Verilog: function [ADDR_WIDTH-1:0] gray_conv; input [ADDR_WIDTH-1:0] in; begin gray_conv =...
Мне интересно, возможно ли выполнить сдвиг вправо или влево для переменной типа std_logic_vector ,...
Я использую SignalTap для отладки своего кода.В моем коде у меня был простой счетчик, и во время...
Следующая проблема - домашнее задание. Мне нужно создать 1-битный ALU среза, который может...
Рассмотрим следующий матричный множитель, где выходной сигнал C (4x3) является произведением 2...
Я работаю над проектом для цифровой электроники на VHDL, который состоит из кнопки или весла,...
Я хочу иметь цикл, который запускает все строки моего кода, а также выполняет каждую позицию всех...
Я использую код Visual Studio в тандеме с кодом Verilog / VHDL.Я хотел бы использовать возможности...
У меня есть некоторый код Verilog следующим образом: module bus_fifo #( parameter DEPTH_WIDTH = 0,...
У меня есть некоторый код Verilog с целочисленными выражениями "localparam", такими как: localparam...
Я всегда строю свой дизайн с заданиями по умолчанию, потому что это делает мой код меньше строк, и...
Этот код не отображает 8 в paddle_out, как ожидалось: entity GAME is port( --L : in std_logic; --R...
Я пытаюсь сделать новый дизайн.Я проектирую это с двумя процессами, которые являются синхронными и...
У меня есть входной сигнал ШИМ, который я делю на две части: одна ветвь поступает на вход...
В настоящее время я пытаюсь вывести результаты из пакета, созданного мной с некоторыми функциями,...
Я не могу понять, почему назначение сигнала для "sig2" в следующем примере не будет успешным, в то...
Я пытался заставить их работать операторы, но я не могу избавиться от синтаксической ошибки. это...