Я написал FSM на VHDL, и мне нужно, чтобы каждый процесс решал логические и арифметические...

Я несколько новичок в VHDL и пытаюсь создать простой код для Flip Flop D. Мой код компилируется...

Я пытаюсь спроектировать приемник rs232 в VHDL: я посылаю числа с помощью скрипта на python,...

В настоящее время я работаю над унифицированным проектом (vhdl), и мне нужен код, который поможет...

Я сейчас изучаю язык VHDL, и у меня есть некоторые проблемы с пониманием части кода в моем курсе.Я...

У меня есть одна программа verilog, которую я не могу изменить, и ей нужно 16 входов и 1 выход. Мне...

Я пытаюсь реализовать тестовый стенд, используя Golden Model и DUT, в этом случае я тестирую полный...

Я пишу очень очень простой процессор на VHDL, который работает с 8-битным потоком.Я хочу включить...

Я создаю общий множитель дополнения 2, используя VHDL. Я следую Алгоритму Боу Вули и использую...

У меня есть этот код, реализующий алгоритм деления с плавающей запятой в VHDL, я должен написать...

Я кодировал скремблер 10G Ethernet. Я узнал многочлен из стандарта ieee802.3ae. в документе была...

Я пытаюсь скомпилировать мой VHDL-код в Quartus II, но он не компилируется, потому что, очевидно,...

Я пытаюсь создать 4-битный фулладер из 1-битного фулладдера, но используемая мной платформа VIVADO...

library ieee; use ieee.std_logic_1164.all; -- create a entity entity ex1_3 is port( a,b,c,d: in...

Я хочу умножить 57-разрядное целое число на 11-разрядное целое число. Результат может быть до 68...

Я делаю некоторый VHDL, но я новичок, и у меня есть пользователь, который продолжает посылать 1 в...

Я пытаюсь создать серый счетчик кода, просто посчитав нормальный код и затем преобразовав его в...

Я пытаюсь правильно сгенерировать цикл для 32 различных возможностей.Это структурный код VHDL,...

Я пытаюсь создать конечный автомат, который обнаружит старший или младший бит и отправит его в...

Мне нужно создать счетчик с частотой 1 Гц, который имеет 3 асинхронных элемента: incrementMinutes,...

Скажем, у меня есть этот фрагмент кода VHDL, присутствующий в архитектуре объекта p1 :...

У меня есть VHDL-сущность, которую я создаю в тестовом стенде. Мне бы хотелось, чтобы в начале...

Странная ошибка при запуске тестового стенда, я никогда раньше такого не видел. Я пытаюсь...

Код, который я пишу, действительно прост, всего несколько строк, и он используется для простого...

В Verilog я могу определить параметр, а затем использовать его для определения другого параметра....