Я делаю домашнюю работу для класса, и один из разделов - написание модуля mod16. По сути, у вас...

Я работал над своей домашней работой, чтобы спроектировать кондиционер с помощью...

Я пишу средство проверки DPI (файл .cpp). В этом случае Checker считывает 128-битное значение в...

Я пытаюсь создать мультиплексор в проекте в Verilog. Вот кодЯ думаю, что я получил правильный код...

У меня есть многомерный массив logic [7:0] memory[1:0][1:0]; файл с разделением запятыми file.txt 1...

Рассмотрим следующий пример verilog, разрешено ли это и можно ли его синтезировать? function [7:0]...

Я использую экземпляр процессора MIPS с одним циклом. я хочу реализовать хранение половинного слова...

Я хочу пройти логический вектор из 32 битов и найти индексы, которые имеют значения 1 и 0, и...

Цель состоит в том, чтобы использовать ALU и регистр с разрешением и сбросом для увеличения...

Я пытаюсь понять синтаксис System Verilog. Я изо всех сил пытался закончить назначение, и я...

Я попытался инициализировать переменные, в которых я получаю вывод защелки, но все еще не могу его...

Я работаю над внедрением Galios Field Multiplier на FPGA. Я хочу реализовать множитель, который...

У меня проблема с имитацией регистра MIPS уровня шлюза (16-битные данные). Вот код, с которым я...

Недавно я провел тест на умение, в котором проблема описывалась так: «Создайте файл .v (verilog...

Я хочу, чтобы значение параметра reg модуля использовалось как вход другого модуля. Как я могу это...

просто хотел использовать некоторые функции задержки (задержки, десериализация) в некоторых ячейках...

//In here, `WORD_LEN is 32. `include "Defines.v" module Adder (in1, in2, out); input...

Я ищу создание логического элемента И, который получает результат после задержки, скажем, 10 нс, а...

Я пытаюсь записать 10-битный двоичный код в тепловой декодер. Для 4-битного декодера это...

Я пишу фрагмент кода в Quartus Verilog (.v) и пытаюсь написать тип enum внутри моего модуля: module...

У меня есть несколько операторов вывода порта в текстовом файле verilog, как показано ниже, и я...

Verilog - это уникальный язык, сравните с другим языком программирования или языком описания. Но...

Можно ли синтезировать следующий код? В коде используется @posedge, не всегда @posedge. Это может...

На стр. 36 из Verilog HDL: Руководство по цифровому дизайну и синтезу Самира Пальниткара, говорится...

Рассмотрим следующий пример: parameter BITWIDTH = 16; Это работает: logic [1:0][BITWIDTH-1:0] var =...