Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом Verilog
0
голосов
1
ответ
почему мой выходной сигнал имеет задержку в 2 такта?
Kun Liu
/
19 марта 2020
verilog
0
голосов
1
ответ
Использование BRAM в модуле Verilog
Jack
/
18 марта 2020
verilog
1
голос
2
ответов
Почему моему выводу не присваивается значение?
neko_lyn
/
18 марта 2020
verilog
0
голосов
1
ответ
Verilog $ основанный на времени период времени
Fradaric Joseph
/
16 марта 2020
verilog
испытательный-стенд
0
голосов
2
ответов
Что такое компиляция в Verilog?
shkim
/
16 марта 2020
verilog
fpga
0
голосов
2
ответов
когда я выполняю синтез, получая предупреждение Строка 49: результат 9-битного выражения усекается для соответствия 8-битной цели?
Ankam Anirudh
/
12 марта 2020
verilog
0
голосов
1
ответ
Verilog Поведенческое моделирование
Uzi.4
/
08 марта 2020
verilog
modelsim
0
голосов
1
ответ
простой сумматор + тестовый стенд, возвращающий ввод "не волнует"
Nak Leng
/
08 марта 2020
verilog
iverilog
1
голос
0
ответов
долото не генерирует соответствующий Verilog RTL
kapike
/
08 марта 2020
verilog
riscv
долото
0
голосов
1
ответ
Верлиог-компаратор
Henry
/
07 марта 2020
сравнить
verilog
лвп
дизайн
0
голосов
2
ответов
реализация памяти, счетчика программ и сумматора в Verilog. Смущен относительно моего вывода
Nak Leng
/
06 марта 2020
память
verilog
0
голосов
1
ответ
Выражение Verilog оценивается как 'x'
Ach113
/
04 марта 2020
verilog
0
голосов
0
ответов
Как преобразовать векторный ввод в матрицу в Verilog
Ach113
/
04 марта 2020
verilog
0
голосов
2
ответов
Имеет ли следующий код verilog проблему с расой?
user1164199
/
04 марта 2020
verilog
раса-состояние
0
голосов
1
ответ
Вивадо просто указывает, что есть исключение
laurent01
/
03 марта 2020
verilog
аппаратное-обеспечение
fpga
vivado
0
голосов
1
ответ
Как назначить переменные контакты для порта в Verilog?
PX.Liu
/
03 марта 2020
verilog
правопреемник
генерировать
0
голосов
0
ответов
Игнорирование нарушений настройки / времени удержания в Modelsim при сохранении функциональности
Deyan Levski
/
02 марта 2020
verilog
время
проверки
modelsim
сбис
0
голосов
0
ответов
FPGA Мандельброт фрактальный генератор
misha
/
02 марта 2020
verilog
fpga
фракталы-мандельброта
1
голос
1
ответ
Модуль Verilog не обновляется должным образом
Nick T
/
02 марта 2020
verilog
кварт
0
голосов
2
ответов
Т-триггер не даст результатов
Darius
/
02 марта 2020
verilog
флип-флоп
0
голосов
0
ответов
Множитель со знаком в Verilog
Shaown
/
01 марта 2020
verilog
подписанная
1
голос
2
ответов
как сделать круговое смещение для массива через Verilog
user12980998
/
28 февраля 2020
массивы
память
verilog
fpga
время
0
голосов
1
ответ
Время написания на краю часов
S. Takano
/
28 февраля 2020
verilog
0
голосов
1
ответ
Что не так с синтаксисом в этом операторе присваивания?
Brian Hinkle
/
28 февраля 2020
синтаксис
компилятор-ошибка
синтаксис-ошибки
verilog
правопреемник
0
голосов
1
ответ
Как подключить 2 порта (вход) к одному проводу в Verilog
Hassaan
/
27 февраля 2020
verilog
xilinx-ise-система-verilog-точек-на-дюйм
Страница:
« сюда
1
2
3
4
5
6
7
8
9
10
11
12
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...