Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом Verilog
0
голосов
1
ответ
Реализация в Verilog
q2w2e3r4
/
16 июня 2020
verilog
0
голосов
1
ответ
код часового стробирования Verilog работает некорректно
Ansuman Mishra
/
30 мая 2020
verilog
система-verilog
часы
hdl
0
голосов
1
ответ
Заголовок файла, скомпилированного bluespec
Radion
/
30 мая 2020
verilog
реверс-инжиниринг
реверс
riscv
ctf
3
голосов
1
ответ
Как отобразить / распечатать распакованный тип как шестнадцатеричный в SystemVerilog?
Magor Keszthelyi
/
29 мая 2020
синтаксис
int
hex
verilog
system-verilog
0
голосов
1
ответ
Мои утверждения выглядят как XXXXXX вместо значения по умолчанию в инструкции case. в Verilog HDL
Samir
/
29 мая 2020
verilog
fpga
hdl
iverilog
0
голосов
2
ответов
verilog; нельзя использовать строковый тип в $ display
John Lonergan
/
29 мая 2020
verilog
система-verilog
икар
1
голос
2
ответов
Как установить системные часы на 200 МГц?
EladMag
/
28 мая 2020
verilog
системный-verilog
0
голосов
1
ответ
Правильный и синтезируемый стиль автоматов?
EladMag
/
28 мая 2020
verilog
системный-verilog
0
голосов
1
ответ
Как просмотреть массив SystemVerilog Dynami c в форме волны
Ansuman Mishra
/
28 мая 2020
массивы
verilog
system-verilog
фифо
0
голосов
1
ответ
Округление битов при различных арифметических c операциях в Verilog?
Miguel A. Friginal
/
27 мая 2020
verilog
системный-verilog
1
голос
1
ответ
Неожиданный вывод Testbench (всегда stx и красная линия)
Tolga
/
27 мая 2020
logi-c
verilog
стенд
0
голосов
1
ответ
FSM не работает должным образом (детектор последовательности 0110)
SWETHA CHILVERI
/
26 мая 2020
verilog
2
голосов
1
ответ
Выход FSM никогда не устанавливается
SWETHA CHILVERI
/
26 мая 2020
verilog
0
голосов
0
ответов
информация о выводах модуля verilog
pierre38
/
26 мая 2020
python
модуль
verilog
pyparsing
пины
0
голосов
2
ответов
создание прямоугольного сигнала 12 Гц Тактовый сигнал 50 МГц
frushan
/
25 мая 2020
verilog
1
голос
1
ответ
Невозможно скомпилировать модель памяти DDR3 Micron в Modelsim
surabhig
/
25 мая 2020
verilog
fpga
hdl
modelsim
0
голосов
1
ответ
как решить ошибку создания экземпляра модуля Verilog
Dip Chakraborty
/
09 мая 2020
verilog
quartus
intel-fpga
1
голос
1
ответ
присвоение нескольких операторов if в последовательном блоке always
lalala00066
/
09 мая 2020
verilog
1
голос
1
ответ
BCD сумматор в Verilog (с воротами)
Tolga
/
08 мая 2020
logi-c
verilog
hdl
bcd
0
голосов
1
ответ
проблема со сглаживанием массива в Verilog
Ele
/
07 мая 2020
verilog
0
голосов
1
ответ
"?" безразлично значение в заявлении case
Graham Gillmore
/
07 мая 2020
verilog
0
голосов
2
ответов
Имя модуля переменной системы Verilog
Wilderness
/
07 мая 2020
оператор-if
макросы
verilog
system-verilog
подстановка
0
голосов
1
ответ
verilog: невозможно сохранить несколько значений в регистре
Ele
/
07 мая 2020
verilog
процессоры-регистры
0
голосов
1
ответ
Различия в выборе бит в Verilog
Wirlous
/
06 мая 2020
verilog
системный-verilog
0
голосов
2
ответов
Два всегда блокируются в одном модуле. Если следующая техника неверна, кто-нибудь предложит мне альтернативный способ
Md. Shazzatur Rahman
/
06 мая 2020
verilog
Страница:
« сюда
1
2
3
4
5
6
7
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...