Войти
Запомнить
Регистрация
PullRequest
Лента
Топ
Теги
Новая
Новая
Вопросы с тегом Verilog
0
голосов
2
ответов
SystemVerilog Использование массива интерфейсов
Razer
/
26 февраля 2020
verilog
система-verilog
1
голос
1
ответ
Несколько всегда блокировать, используя для цикла
felknight
/
26 февраля 2020
verilog
fpga
0
голосов
1
ответ
Можно ли условно сгенерировать для l oop в System Verilog?
Less
/
24 февраля 2020
verilog
система-verilog
0
голосов
1
ответ
Я получаю следующую ошибку при компиляции в Quartus: Ошибка (10663):
Adam Griffin
/
24 февраля 2020
verilog
fpga
кварт
0
голосов
1
ответ
Как Verilog Compilers интерпретирует сложение
Bryce Snell
/
22 февраля 2020
verilog
3
голосов
2
ответов
Почему встраивание арифметики Verilog c превращает ее в логическую?
Clément
/
21 февраля 2020
verilog
бит-сдвига
0
голосов
2
ответов
Незаконное переопределение «synaptic_core»
dreamer1375
/
20 февраля 2020
модуль
verilog
лвп
0
голосов
1
ответ
Сгенерированные блоки начала и конца должны быть названы
dreamer1375
/
20 февраля 2020
в-л-oop
verilog
лвп
генерировать
0
голосов
1
ответ
Вывод истинного двухпортового ОЗУ (совместимого с Xilinx и Intel) в Verilog
Rudy Montoya
/
20 февраля 2020
verilog
fpga
xilinx
intel-fpga
0
голосов
1
ответ
Решение проблем с выходом для сумматора BCD 2 di git с использованием Verilog
Saaldaz
/
20 февраля 2020
verilog
1
голос
1
ответ
Чтение массива рег с помощью Verilator и VPI
J.Doe
/
19 февраля 2020
verilog
verilator
vpi
0
голосов
1
ответ
Как передать ifdef в файл .f
hw-coder
/
18 февраля 2020
сборник
verilog
условно-компиляции
0
голосов
2
ответов
Можно ли сделать вызов задачи внутри оператора ожидания в системе Verilog?
Sriram sundararaj
/
18 февраля 2020
verilog
система-verilog
0
голосов
1
ответ
Доступ из дизайн-оболочки к переменным собственного IP-блока в Vivado (verilog)
SteC
/
18 февраля 2020
verilog
vivado
0
голосов
1
ответ
Я получаю эту ошибку для моего кода verilog "Недопустимая операция для константного выражения"
Kunal Bambardekar
/
17 февраля 2020
verilog
iverilog
1
голос
1
ответ
Verilog LRM Недетерминизм
Raksh23
/
17 февраля 2020
verilog
лвп
0
голосов
1
ответ
Можно ли извлечь значение параметра в Verilog
Heliox
/
15 февраля 2020
verilog
система-verilog
0
голосов
3
ответов
Установка всего массива регистров в ноль
ripa
/
13 февраля 2020
verilog
система-verilog
0
голосов
2
ответов
Как правильно проверить совпадение выражений после отложенного присваивания?
Flying Jay
/
13 февраля 2020
verilog
0
голосов
1
ответ
Оптимизация Verilog
Jack
/
13 февраля 2020
verilog
1
голос
3
ответов
Как выбрать переменную часть Verilog с% по обе стороны от двоеточия?
adieux
/
12 февраля 2020
verilog
система-verilog
1
голос
1
ответ
Добавление сигнала в список чувствительности синтезирует в буфер?
ItM
/
11 февраля 2020
verilog
fpga
xilinx
лвп
vivado
0
голосов
3
ответов
Как я могу назначить аргументы модуля в Verilog?
ched
/
10 февраля 2020
verilog
лвп
iverilog
1
голос
1
ответ
Как создать собственную карту ячейки технологии для Yosys
FriendFX
/
10 февраля 2020
verilog
yosys
0
голосов
1
ответ
Непонятное падежное выражение с макросами
ClusterFonk
/
09 февраля 2020
verilog
Страница:
« сюда
1
...
3
4
5
6
7
8
9
10
11
12
13
...
48
туда »
Добро пожаловать на сайт PullRequest, где вы можете задавать вопросы и получать ответы от других членов сообщества.
...