Я пытаюсь определить, имеет ли двоичное число степень двойки (другими словами, является ли оно...

В verilog, есть ли разница между пакетом импорта в области блока компиляции (1) и заголовком модуля...

Я работаю над простым модулем синхронизации видеосигнала в Verilog, как учебный проект. Из...

У меня есть логика, объявленная как logic [N-1:1] Ca В этом случае N будет равно 4. Я знаю, что...

Являются ли эти две строки кода в verilog одинаковыми? output [1: 0] r; reg [1: 0] r; выход [1: 0]...

Как спроектировать комбинационную схему со следующими характеристиками? Вход в схему -...

Я получаю следующее сообщение об ошибке и не могу понять, в чем проблема (или даже в какой части...

Дейв Твид написал: «Хм. Поиск фразы« Переменные функции Verilog », по-видимому, приводит к большому...

Я хочу смоделировать внешнее подтягивание в моем интерфейсе. interface inter(); wire a; wire a_out;...

Выход этого исполняемого файла равен x, пока вы не удалите d из назначения c.Выход ххх х.Когда d...

Объявите пользовательский тип данных «colors_e» с возможными значениями - КРАСНЫЙ, ЗЕЛЕНЫЙ, СИНИЙ,...

В чем разница между $signed и signed' в verilog?

Я ищу простой в использовании инструмент, который мог бы помочь мне нарисовать диаграмму FSM?До сих...

Я пытаюсь, чтобы один из выводов на моем JB-заголовке Pmod был входом, а другой - выходом.Однако я...

Все говорят, что вы не должны смешивать блокирующие и неблокирующие назначения в Verilog, но что...

Код в основном логичен, но не работает Я пытался без назначенного или с ним, но ничего не работает...

Я хочу реализовать 2 модуля: один - 20-битный сумматор, а другой - 20-битный регистр.Сумматор имеет...

У меня есть условная 2-битная переменная. Исходя из ее значения, текущее значение увеличивается или...

Я пытаюсь реализовать JK Flip Flop с помощью поведенческого моделирования.Я не уверен, что список...

Я синтезирую устройство Xilinx VU9 UltraScale + в Vivado 2018.3.У меня были некоторые проблемы со...

Я собираю проект, который использует ячейки, определенные в 2 файлах lib.в обоих файлах lib есть...

У меня есть стенд для тестирования Modelsim в System Verilog, который тестирует модуль верхнего...

Некоторый базовый фон: у меня есть драйвер дисплея, и мне нужно обработать некоторые входные данные...

Я не могу получить этот кусок кода для компиляции (2 ошибки).Он работал нормально с Always @ *, но...

Может кто-нибудь объяснить, почему real_OUT не изменяется от 0 до 3.3 в приведенном ниже коде?