Мне было интересно, в чем разница между ожиданием установки флага с помощью оператора ожидания или...

Я разработал ПЗУ для коэффициентов и счетчик вверх-вниз для чтения этих коэффициентов один за...

У меня есть большая модель с RTL (verilog) и кодом проверки (system-verilog). Я строю модель с "-cm...

Я знаю, что tranif1 (0) является двунаправленным примитивом, а nmos однонаправленным примитивом.В...

Какова цель этой следующей строки verilog: {(PADDING_WIDTH+1){int_dat_b_reg[ADC_DATA_WIDTH-1]}},...

Этот дизайн содержит один или несколько регистров или защелок с активным асинхронный набор и...

В моем коде есть выражение, как в приведенном ниже коде.Я пишу этот код в Modelsim, и это модуль...

По сути, эта проблема связана с отображением IO верхнего уровня verilog или vhdl на неиспользуемые...

Я пытаюсь написать код в Verilog (добавив 2 модуля вместе) и загрузить его в FPGA. Я хочу запустить...

В моем коде есть какая-то ошибка, но я не могу найти ничего плохого в своем коде. EDA Playground...

В стандарте Verilog четко указано, что между проволокой и трипом нет функциональной разницы

Рассмотрим приведенный ниже пример: module test; reg a; initial begin a = 1'b0; a <=...

У меня есть модуль испытательного стенда, такой как ниже: `timescale 1ns / 1ps module...

Я хочу установить значение digit_data для определенных разделов моего значения входных данных,...

У меня всегда есть блок в verilog, как показано ниже.Все входные сигналы внутри блока всегда...

Я бы поклялся, что в vivado есть ошибка, заключающаяся в том, что он никогда не обновляет...

Я пытаюсь сделать второй счетчик и счетчик миллисекунд, используя Verilog.Проблема заключается в...

С помощью GtkWave я могу просто открыть файл формы сигнала vcd из командной строки следующим...

Когда я делаю сложение или вычитание в Verilog, некоторые компиляторы выдают предупреждение. //...

Я ищу способ долота для выполнения следующей работы: wire [3:0] word; wire bit; assign word =...

Я хочу создать двумерный массив постоянных значений в виде синтезируемого кода Verilog. Это для...

У меня есть массив, скажем, 16 бит (15: 0).У меня есть зарегистрированная 4-битная переменная,...

Я пытаюсь понять тонкую деталь семантики оператора >> в Verilog.Я не нашел ничего релевантного в...

Я проектирую аппаратный множитель с плавающей запятой одинарной точности и использую python для...

Я реализую набор полных сумматоров в verilog, но когда дело доходит до вычитания, я никогда не...