У меня есть следующий код use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.all; entity LUT is Port...

У меня есть назначение для создания 8-ми входного NANDGate с использованием цикла for. Это то, что...

Я разделил 16-битный STD_LOGIC_VECTOR на 3 части. Я хочу оставить первые 8 старших разрядов...

Я новичок, который начал изучать VHDL сейчас. Я делаю 7seg 6bit массив. Код скомпилирован. Но не...

Как VHDL выполняет вычисление вычитания? Это делает дополнение двух? Для 2-битного вычитателя мне...

Я только начал модуль VHDL в университете, и мой лектор не очень хорошо объясняет. Как использовать...

Я написал этот код. Я хочу сосчитать числа, которые я нажал, они key_0, и если я нажму 2 раза,...

Строки: type some_array_type is array (0 to 4, 0 to 4) of unsigned(7 downto 0); signal some_array :...

Я пытаюсь разобраться с простым проектом Microblaze и следую учебнику , которую я нашел очень...

У меня есть массив целых чисел в диапазоне от 0 до 23, в котором хранится значение в диапазоне от 0...

Я застрял в преобразовании моего 4-битного стандартного вектора в 5-битный. Я должен делать...

Когда я пытаюсь смоделировать программу, используя оператор создания, вызывающий компонент,...

Например, в первом процессе у меня есть двоичное число, которое я хочу перевести во второй процесс....

У меня есть тестовый стенд для тестирования моего устройства VHDL (DUT), но часть вывода отладки...

Я пишу код для множителя 4 * 4. Хотя я получаю правильные значения для нескольких входов, это дает...

Я не могу понять, почему vivado генерирует синтаксическую ошибку в моих объявлениях сигналов,...

Я действительно новичок в VHDL и пытаюсь сделать горячую игру. Моя первая цель - генерировать числа...

Итак, в основном я пытаюсь активировать и деактивировать часы по истечении определенного времени....

Я объявил массив type REG_TYPE is array(0 to FIR_ORDER - 1) of signed(DATA_WIDTH + COEFF_WIDTH - 1...

Это вопрос, на который я пытаюсь ответить. Разработайте и смоделируйте 2-битный счетчик, который...

При моделировании я получаю ошибку времени выполнения, поэтому я пытаюсь запустить анализ RTL в...

Я хочу создать приемник UART, который считывает 8 последовательных битов с битом четности в конце и...

Я только что прошил файл .bit на флэш-память spi моей платы Nexys4 DDR (Artix7). Битовый файл...

Определяет ли стандарт языка VHDL поведение условий проверки в операторе if в следующей ситуации:...

Допустим, есть компонент компонента RAM, как показано ниже entity RAM is port( -- other port such...