Я понимаю, что назначение сигналов по умолчанию полезно (даже необходимо) в VHDL, чтобы избежать...

У меня есть для цикла в процессе , который отлично работает с std_logic массивами, но не с record...

Я пытаюсь реализовать 8-разрядный двунаправленный регистр сдвига в VHDl, но он не работает должным...

Я пытаюсь смоделировать программный IP-адрес LVDS на MAX10 FPGA с помощью modelsim-altera , он...

Я создал следующий счетчик с функцией сравнения совпадений: library IEEE; use IEEE.STD_LOGIC_1164

У меня проблема со следующим кодом, представляющим общий асинхронный счетчик. library ieee; use...

Я создал этот простой счетчик mod16, используя плату basys3, и что-то не так с моими часами.Сам код...

Я новичок в StackOverflow и прошу прощения за возможную ошибку. Я работаю над VHDL, и у меня...

Любая идея, какая разница между этим: p_persist_reg_CRC_calc: process (Clk_50Mhz) begin if...

// это 4: 1 mux Library ieee; use ieee.std_logic_1164.all; ENTITY fourMux IS PORT(B : IN BIT_VECTOR...

Я проектирую общий путь данных, и как часть этого есть постоянные шаблоны, которые используют...

Пожалуйста, смотрите код ниже: .... port( the_input: in std_logic_vector(0 to 3)); ... type...

Я получаю сообщение об ошибке для этой строки: DATA (15 DOWNTO 0) <=...

Могу ли я не взять фрагмент массива записей? Я объявляю такую ​​запись: type mytype is record one :...

У меня есть большая куча сгенерированных VHDL, которые я передаю в Xilinx ISE 14.7. Во время...

так что в основном я пытаюсь сделать множитель в VHDL с 2 входами по N битов с выводом из 2 * N...

Я пытаюсь создать самодельный пакет для проекта VHDL, используя Vivado, и у меня возникает ошибка,...

Я предполагаю, что если определенное условие выполнено, то A = Y, но если оно не выполнено, A...

Я нашел следующее утверждение в модуле verilog: localparam str2=" Display Demo ",...

Я хочу сравнить вектор 32 бит. например, bit_vector: в std_logic_vector (от 0 до 31); ... if...

architecture rtl of ripple_carry_adder is component full_adder is port ( i_bit1 : in std_logic;...

Допустим, я хочу написать 2-битный компаратор в VHDL. Есть вектор a и вектор b. Работает ли...

Когда я компилирую этот код, используя ghdl, он выдает ошибки. library ieee; use ieee

library ieee; use ieee. std_logic_1164.all; entity JKFF is PORT( j,k,clock: in std_logic; q,qbar:...

У меня есть это определение: subtype sample_t is signed(SAMPLE_WIDTH-1 downto 0); Теперь в коде я...