Файл Barrel.vhd library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity Barrel...

Я любитель, когда дело доходит до VHDL и аппаратного обеспечения в целом, но я работал над проектом...

У меня есть кодированный и протестированный интерфейс UART, который принимает 8-битные блоки данных

Я пишу код для контроллера VGA и в верхнем модуле Xilinx ISE выдает эту ошибку: не объявлено пока я...

Я нахожусь в процессе кодирования 3-битного ALU.Проблема, с которой я сталкиваюсь, заключается в...

Я новичок в VHDL и у меня есть проблема, которую я не знаю, как решить.Проблема появляется, когда я...

В VHDL я создал следующий пакет: --! Custom, 8 bit register map package package regmap_package is...

Я создаю генератор пакетов с различными настройками стимулов.По умолчанию генератор выдает данные в...

Я пытаюсь создать n-битный сумматор, генерируя n базовых ячеек фулладдера (здесь код ALCell).Итак,...

Я новичок в VHDL и хочу погрузиться в этот язык для изучения Схема Код для сумматора, например:...

Я изучаю VHDL из книги в данный момент, и я смотрел на атрибуты типа, такие как 'BASE и...

В vhdl я могу определить свой собственный тип перечисления и создать сигнал этого типа: type tp is...

Я только что взял Руководство дизайнера по VHDL, и я прорабатываю упражнения в первой главе.Я...

Так что в основном я делаю контроллер Mousetrap Latch на Altera, и ошибка синтаксиса продолжает...

heloo Я сейчас работаю над платой ALTERA DE2.Я хочу использовать ЖК-экран.Мне удалось включить его

Я делаю множитель со знаком, для этого я создал половину сумматора, полного сумматора, сумматора...

Я собираюсь разработать архитектуру VHLD для связи между ПЛИС и ЖК-экраном.ЖК-экран использует...

( на эту часть вопроса ответили в комментариях ) Как интерпретатор VHDL узнает разницу между...

Я не очень хорошо разбираюсь в VHDL. Я пытаюсь сделать UART с 9600 BAUD 8-n-1 в VHDL.В настоящее...

Я пытаюсь реализовать счетчик, который выдает в качестве выходных значений от одного до шести,...

Что я сделал не так с выбранным назначением сигнала в моем коде VHDL? with s select x <= a when...

Это может быть глупый вопрос ... Я хочу создать демультиплексор с одним входом: a, байтом и двумя...

Здравствуйте, у меня есть этот FSM. Я написал код VHDL: library ieee; use ieee.std_logic_1164.all;...

привет. Я хочу взять двоичное число 23. И в двоичном виде это: 010111 , так что если, например, 23...

Как я могу решить эту проблему?Переменная reg определяется как: signal reg:STD_LOGIC_VECTOR(7...