Мне нужно написать иерархический конечный автомат, но мне нужно добавить состояния в порты.Это не...

Я пытаюсь отобразить анимированное изображение на экране, благодаря порту VGA на плате FPGA. Итак,...

Кто-нибудь может увидеть, что не так с моим кодом? Я скопировал код из учебника, но есть некоторые...

У меня есть схема стробирования тактовых импульсов, позволяющая установить несколько тактовых...

Я хочу отобразить 3-битный двоичный файл на 4-значном 7-сегментном дисплее с соответствующим...

У меня есть некоторые проблемы при синтезе сущности, которая использует функцию IS_X ().В частности...

Я получаю данные.Для хранения этого я объявил массив: type fifo_array is array(0 to 66) of...

Я хочу соединить 2 компонента (trngs и wb_master_switch_2x) вместе.Но я получил ОШИБКУ от симуляции...

Windows 10 64-разрядная версия Quartus II 13.0.1 ModelSim Редакция: 2012.11 Дата: 2 ноября 2012...

Это может быть простой вопрос, но знает ли кто-нибудь, как управлять одним сигналом STD_LOGIC в...

Я пытаюсь что-то сделать за один такт.Каков мой подход: process begin if rising_edge(clk) then if...

Я пытаюсь сделать следующее:Я беру несколько элементов массива, сравниваю их с фиксированным...

Я пытаюсь проверить дизайн, написанный на VHDL, используя утверждения SystemVerilog.однако у меня...

Как заголовок, код сущности типа: entity n_in_1_out_xor_gate is generic( bits : integer ); port (...

Я написал программу для modelsim, которая добавляет к числам и помещает результат в Ra / Sum.Я...

Справочная информация Я новичок в VHDL и пытаюсь понять, как кодировать двойной триггер для...

С VHDL '93, вводящим прямое создание экземпляров, когда бы вы фактически использовали компонент...

Этот код является автоматом, являющимся машиной Мура. У Алиссы П. Хакер есть улитка, которая ползет...

Я хочу удалить обуф, присутствующий на выходах моего схематического проекта.

Рассмотрим код ниже: entity FA is port(X,Y:in bit; cin : bit:='0'; sum:out bit; cout :...

Я создаю простой дизайн VHDL для Xilinx FPGA.Я пытаюсь создать тестовый стенд для него.Когда я...

Я хочу реализовать сериализатор / десериализатор (SerDes) в VHDL.На самом деле, это больше похоже...

Исходя из моего понимания VHDL, объявление карты портов будет выглядеть следующим образом: signal...

Довольно просто, но я вырываю волосы и мне нужны свежие глаза.Проблема подробно описана ниже,...

У меня есть код VHDL с топовой сущностью и несколькими другими сущностями.Теперь есть выход в одной...