У меня есть файл с большим количеством целых чисел, он выглядит следующим образом: 123 254 360 700...

Я нашел эту ошибку в этом тестовом стенде для SR FF. Пока я компилирую его, используя GHDL в...

У меня есть 3 разных типа компонентов. Например, type0, type1 и type2. Все они имеют одинаковые...

У меня есть небольшое несоответствие в моем коде VHDL. Я делаю сигнал на носилках, используя...

Чтобы изучить VHDL, я реализую свой собственный CPU с VHDL. Я реализую IO с отображением в памяти,...

Я новичок в VHDL. Я получаю следующие ошибки компиляции: Гомография хеджа уже в регионе Гомография...

У меня есть процедура, которая никогда не возвращает значение. procedure gen_start_impulse ( signal...

Я пытаюсь использовать компонент памяти DDR3 на моей плате Arty (https://reference.digilentinc

Я новичок в VHDL. Ниже приведена строка: constant TIME_DELTA : time := 100 ns; Что это за слово...

Чтобы изучить VHDL, я реализую свой собственный CPU с VHDL. Устали от написания битового набора...

Я понимаю работу FIFO, но мне кажется, что я что-то упускаю из-за его полезности. При реализации...

Я использую DCM на FPGA Spartan-3, которая имеет выходной сигнал LOCKED. Мне нужно распределить мои...

7.1 - Рассмотрим арифметическую схему, которая может выполнять четыре операции: a + b, ab, a + 1 и...

Я получаю извне std_logic_vector с двоичным значением, то есть представляет бит, который должен...

Я достиг положения в своем проекте, в котором нам нужно значительно увеличить распараллеливание, но...

Недавно я столкнулся с вопросом, касающимся блоков и структур процессов VHDL, и не нашел объяснений...

Мне нужно получить длину текстового файла в Vivado во время симуляции. Я попробовал приведенный...

Предупреждение: это будет долго. Извините, если это слишком многословно. Я только начинаю изучать...

У меня есть следующая функция, которая возвращает значение переменной, когда она может быть...

Я знаю, что это просто, но мне трудно заставить это работать. Я «читаю» с выводов ввода-вывода и...

Я изучаю дизайн VHDL, загруженный из Интернета. Некоторые порты ввода / вывода объявлены как...

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std

В настоящее время я разрабатываю ядро ​​шифрования AES для платы FPGA Pynq-Z1. Я хотел бы видеть...

Я бы хотел иметь возможность отравить сигнал в VHDL, чтобы все последующие потребители получали...

Я хочу подробно разработать пару компонентов, использующих операторы создания, эти компоненты имеют...