Я пытаюсь скомпилировать пакет подпрограмм и получаю эту ошибку: ** Ошибка: C:...

entity check_signalanvariable is Port ( i_cos_theta : in sin_cos_type; i_sin_theta : in...

У меня есть следующий существующий код FPGA fpga_avr32_data : INOUT STD_LOGIC_VECTOR(15 DOWNTO 0);...

Я написал следующий код FUNCTION table_CRC16 (Data : STD_LOGIC_VECTOR(63 DOWNTO 0); data_byte_num :...

Я что-то не понимаю в процессах VHDL, заканчивающихся безусловным оператором wait.Чтобы...

Я пытаюсь смоделировать XADC в VIVADO У меня есть мой код TestBench здесь library IEEE; use ieee

У меня есть вопрос относительно моего кода в VHDL;Я хотел бы реализовать драйвер для АЦП (AD7476A)...

введите описание изображения здесь Я разрабатываю приложение для получения основных данных от ЦП и...

Я пытаюсь построить матричный векторный множитель в VHDL, используя структурное моделирование. Я...

У меня проблемы со следующим кодом кольцевого генератора: entity OSCILLATOR is port( OUTPUT: out...

Я новичок в VHDL и, возможно, у меня есть базовый вопрос, но здесь он звучит так: При объявлении...

Я пытаюсь создать файл тестового стенда для имитации моего модуля добавления / подчинения и получил...

у нас, похоже, проблема со следующим кодом.Получаемая ошибка: Ошибка (10500): синтаксическая ошибка...

Я практикую VHDL, и у меня есть фундаментальный вопрос о «простых» утверждениях, которые не требуют...

Я работаю над проектом для школы для кодера 10-4 с двумя выходами.Я довольно уверен в архитектуре,...

В настоящее время я учусь кодировать в vhdl и хочу сделать дополнение (например: 001011.110 +...

Следующий автономный VHDL-файл упрощен по сравнению с выводом CLaSH, который должен объяснить его...

Кажется невозможным сделать что-то, что работает как код, приведенный ниже в VHDL.Возможно ли это...

Я пытаюсь создать компонент, который использует универсальный тип.Внутри этого компонента я хотел...

Мне нужно записать 32 std_logic_vetor-s в массив вида вроде data_array <= {0x0000, 0xA0F1,...

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity compute is port( clk: in...

У меня есть следующий код симуляции VHDL.Это минимальный пример, взятый из clock_Monitor...

Я пытался построить генератор импульсов, чтобы, скажем, определить, когда сигнал упал.Я пробовал...

Я пытаюсь придумать простую клавиатуру 4x4 FSM в VHDL.Я гуглил и не могу найти примеров для начала,...

Пожалуйста, помогите мне понять, когда порты могут использоваться в качестве сигналов в VHDL. Я...