Я закончил свой проект, который передает данные из XADC в другие компоненты, когда для UART_RXD_PIN...
Я пытаюсь выучить VHDL-язык. Я не понимаю ничего странного.Это относится к сигналам от архитектуры....
Я пытаюсь следовать примеру из моей книги по VHDL. Его имя - прототипирование ПЛИС по примерам VHDL...
У меня есть этот код в моем проекте. library ieee; use ieee.std_logic_1164.all; use ieee
Можно ли использовать иерархические ссылки / внешние имена VHDL-2008 для ссылок на сети Verilog
Я прохожу код, который использует пользовательскую библиотеку. Но я не могу увидеть содержимое...
Привет этот код, чтобы сделать операцию деления двух двоичных чисел, каждое число является 4-битным...
Я пытаюсь сбросить значения входов в цепи, когда начинается сигнал сброса. Я пишу на Vivado от...
Я использую высокоскоростные часы (из внутреннего ФАПЧ) и пытаюсь разделить их, чтобы сгенерировать...
Я ищу USB Host Control для подключения USB-клавиатуры и игрового контроллера PS для управления...
- Процесс 1 - зарегистрировать однобитовый регистр, поступающий асинхронно process (clk,rst_n)...
Я создал функцию «my_func» в пакете, которая при вводе с x производит матрицу целых чисел формы...
Я пытаюсь создать простой код UART в коде VHDL, который получает символ, а затем отправляет его...
Я не могу заставить работать карты rom и портов. У меня есть разные модули, и я получаю множество...
Стили кодирования синтеза будут внедряться в будущем? Или стандарт IEEE-1076.6-200X позволяет...
Я создаю тестовый стенд для объекта высшего уровня. Он использует несколько компонентов, включая 2x...
оператор не является синтезируемым, так как он не содержит своего значения в условии NOT...
У меня ошибка в моем VHDL-коде. Я использую дизайн ISE. Что я должен сделать, чтобы решить мою...
Я немного нервничал из-за синтезируемости некоторых функций VHDL, поэтому я подумал, что было бы...
Я установил экземпляр opengrok для нашей команды SW Вы можете спросить: «Что такое opengrok» -...
Я пытаюсь написать регистр VHDL код в ModelSim, мой код здесь: Library ieee; use ieee
Проверка синтаксиса этого кода: дал мне «Тип std_logic не является типом массива и не может быть...
Мне нужна помощь с моим кодом. Я написал этот код для простого проекта, и теперь, когда я пытаюсь...
Я новичок в FPGA, и мне нужна помощь, если это возможно. Я хотел бы реализовать схему...
Мой код генерирует две защелки, может кто-нибудь помочь мне найти причину? Согласно Xilinx ISE...