У меня есть это определение: subtype sample_t is signed(SAMPLE_WIDTH-1 downto 0); Теперь в коде я...

Я разработал Кольцевой генератор для реализации на ПЛИС, используя Alter Quartus 2. Я хочу сказать...

У меня есть процессорный модуль NVIDIA Tegra TK1 на плате носителя с подключенным к нему слотом...

У меня есть fpga, которая принимает последовательные данные со скоростью, скажем, 4,8 кбит / с....

Я изо всех сил пытаюсь понять, как протокол FIX может быть записан и выполнен из FPGA, который...

Интересно, кто поддерживает бэкэнд FPGA HDL для OpenCL. Я думал, что altera / intel и xilinx...

В настоящее время я работаю над проектом с использованием маломощной FPGA Ice40 от Lattice...

Я понимаю работу FIFO, но мне кажется, что я что-то упускаю из-за его полезности. При реализации...

Я использую DCM на FPGA Spartan-3, которая имеет выходной сигнал LOCKED. Мне нужно распределить мои...

7.1 - Рассмотрим арифметическую схему, которая может выполнять четыре операции: a + b, ab, a + 1 и...

Я попытался использовать Генератор трафика Xilinx IP AXI (3.0) в режиме данных с одним проверенным...

Я знаю, что это просто, но мне трудно заставить это работать. Я «читаю» с выводов ввода-вывода и...

Я изучаю дизайн VHDL, загруженный из Интернета. Некоторые порты ввода / вывода объявлены как...

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std

Я бы хотел иметь возможность отравить сигнал в VHDL, чтобы все последующие потребители получали...

Я новичок в VHDL, поэтому я работаю с существующим кодом.В коде верхнего уровня порты назначаются...

Я использую инструмент HLS в качестве катапульты для генерации кода HDL, позже я применю свой...

Я читаю статью ( прикрепленный файл ) и выполняю схему VCO (Заряженный баланс) для модели на Matlab...

У меня есть эта схема Я должен написать для нее структурный VHDL-проект. Итак, это мои...

Теперь я пишу VHDL, чтобы сделать модуль таймера с одним выстрелом.Но я не знаю, какой код...

У меня есть Xilinx Spartan6 и следующий код VHDL: library ieee; use ieee.std_logic_1164.all; use...

Я новичок в GNURadio, и для проекта мне нужно использовать GNURadio с платформой FPGA, отличной от...

Я хочу создать счетчик, который может начать отсчет с заданного сигнала.И как только он подсчитает...

У меня проблемы с использованием внутреннего генератора для решетки ICE5LP4K.Согласно Приложению к...

Я разработал программу Xilinx Zynq SoC c для передачи настроенных необработанных пакетов Ethernet...