Я использую Libero SoC v11.9 для Proasic3E AP3E1500-2PQ208, все в порядке, он успешно синтезируется...

Мне нужно добавить синтезируемую задержку в моем коде, чтобы получить вывод.Мой код - module...

У меня проблема с загрузкой моей программы в FPGA, я получил эту ошибку: FATAL:Data2MEM:44 - Out of...

Я работал с мегафункциями для генерации 32-битной памяти данных в fpga. Но вывод был адресован...

В настоящее время я использую два BAR в мосте AXI для PCIe. Следующая комбинация работает BAR0: 128...

Я работаю над программой для моей платы FPGA в Verilog, и у меня есть две проблемы, которые я не...

У меня есть мобильная платформа разработки Lattice iCE40 UltraPlus, новый продукт, заказанный у...

вот как выглядит мой код ... (я знаю, что он не компилируется, это просто псевдокод.) signal...

У меня были проблемы с простым вычислением этого простого кода. module diode(switch,led); output...

Я хотел бы объявить объект с портами верхнего уровня, который может относиться к одному из...

Кто-нибудь смог установить драйвер usb-blaster под Windows 10 64 бит?Плата перечисляет, но не...

У меня есть текстовый файл, представляющий значения АЦП в целочисленном формате из схемы, которая...

В настоящее время я работаю над проектом по разработке «игры памяти».В настоящее время у меня 4...

Я написал простой код счетчика в verilog (xilix 14.2).Код работает правильно в isim, но я не могу...

Я пытаюсь включить и выключить светодиод с помощью fpga, но для свойств ввода-вывода reg (s)...

Я разрабатывал IP, и он работал нормально, пока я не использовал его в проекте. После этого два...

Мы разрабатываем систему с пользовательским процессором, Microblaze и некоторыми периферийными...

У меня была проблема с асинхронным сигналом, который должен быть ограничен от 2 нс до 2,2 нс

В настоящее время я работаю над проектом с использованием платы Cyclone V SoC FPGA.Прочитав...

Я пишу код для контроллера VGA и в верхнем модуле Xilinx ISE выдает эту ошибку: не объявлено пока я...

Я выполняю задание, в котором мне приходится кодировать части одноциклового процессора ARM, такие...

Я пишу драйвер пользовательского пространства для доступа к регистрам FPGA в Python 3.5, который...

Я провел много экспериментов для разных размеров примера умножения матриц OpenCL, используя разные...

Я пытался сделать простого Мастера в Верилоге.На данный момент он должен просто отправить адрес...

Я делаю множитель со знаком, для этого я создал половину сумматора, полного сумматора, сумматора...